[問題] 下線後碰到hold time violation?

看板Electronics作者 (加價不加蛋)時間8年前 (2017/05/06 13:57), 編輯推噓8(8推 0噓 27→)
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如題 最近面試被問到的題目 在學校課程中從來沒遇過hold time violation更不 知道下線後遇到的話該怎麼辦 想請問解決方法? 謝謝了 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.173.182.225 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1494050230.A.39C.html
推
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沒跑軟體嗎?
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05/06 15:45, , 2F
這是基礎知識 讀ICS組不可能沒教
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真的不會 研究不是做電路的 可以請教嗎?
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推
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無解，降clk
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真的不會 google總會吧?
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降clk無法解hold time 只能解setup time
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下線後遇到 只能從dummy (backup) cell reroute 如果有設
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計的話 不然就回家吃自己了
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推
05/06 23:16, , 9F
調 voltage有沒有可能?
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推
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不改cell 只能eco就從data跟clock下手 讓後級的clock與前
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級的data傳遞方向相反 爭取hold time
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做FIB,不然無解吧
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在學校因為hold time violation重tapeout的還看到不少
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說
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推
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先降電壓看看
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推
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加溫也是種方法...
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推
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第一個 先跟大家認錯 先去一邊面壁思過先
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然後解法 一定不是降clock h版友你要重念vlsi了
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HOLD是因為訊號太快造成的 所以有兩種思考 降訊號
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DFF-DFF之間的速度 或是 clock加速讓DELAY讓兩個DFF
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之間的差減少來達到消除 hold violation的效果
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實務上做法也分為這兩種 就是從訊號那端或是clock
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當然clock下手是很難的 但也不是沒有辦法
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實務上多從訊號先 就是降vdd 增body bias 點增溫
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這些推文中的方法都是有點效 (是有點而已)
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如果有eco是最好的 沒有就... 還有增電容 metal下手
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clock就是如同上面推文 反clock最常見 還有一些招
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就是公司機密了 某不生產ic的design house有很多解
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法都是機密 但都蠻簡單但能用 就是從從基本原理來
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最後 做完上述這些事 先去夾著找你老板哭說你錯
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了才是正解 下線前沒做這個和eco就是找死
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如果你有發現什麼有用的解法麻煩告訴我 我們可以去
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申請專利XD 目前高手解這個都是從 clock &物理性下
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手 因為這兩種算是比較還沒被人開發昀部份
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推
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加壓clock也是種方法 沒什麼用就是了 因為 CDN問題
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