作者查詢 / appendixisu
作者 appendixisu 在 PTT 全部看板的留言(推文), 共447則
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11F推:我的話會把RESET BUF3層 拿2.3層來用避免timing issue06/03 11:44
5F推:always @(posedge i_clk or negedge i_rts) begin05/31 16:02
6F→:if (i_rts==0) cnt <= 0 ;05/31 16:02
7F→:else if (reset==0) cnt <= 0 ;05/31 16:03
8F→:else cnt <= cnt + 1'b1 ;05/31 16:03
9F→:end05/31 16:03
1F推:要改成 matlabpool local 8 ?? 我猜的05/21 10:56
2F→:冏~~對不起嚇到你05/13 15:23
70F→:應該是因為繁體字一點也不"繁雜"04/23 14:04
13F推:特工總共會有幾集阿??04/02 23:22
39F推:練成一陽指 或是 六脈神劍 就很強大了~~~03/19 09:43
1F推:應該已經乾了?!!02/18 17:22
2F推:http://ppt.cc/fg6D02/18 17:26
1F推:Q1:0.03 太不安全了.30ps,clock tree沒長好就掛了01/15 10:51
2F→:Q2:要更換Coding style.或許你可以把那段RTL貼上來01/15 10:53
3F→:請大家幫忙看一下01/15 10:53
7F推:那我就要再問清楚一下是 你40ns去和 是用40ns去跑模擬01/15 15:47
8F→:那60ns去和 也是跑40ns模擬嗎???01/15 15:48
9F→:剛想到Q2 看可不可以在合成中加入條件01/15 17:08
10F→:set_fix_multiple_port_nets -all -buffer_constants01/15 17:08
11F→:試試看01/15 17:08
14F推:那這樣挺合理的.代表你兩個Filp Flop之間的Gate太多01/15 20:00
15F→:DC最厲害也只能和到40ns剛剛好過timing01/15 20:01
16F→:兩個方法解決 第一個是去改DC的條件式 讓她速度優先01/15 20:01
17F→:第二就是去改設計 多加一級pipeline01/15 20:03
18F推:我再看了一次你的問題!!你的問題好像是STA跟simulatio01/15 20:16
19F→:不一致!! 我猜測會不會是sim的timescale設太大以致忽01/15 20:17
20F→:略30ps的差異~~01/15 20:17
24F推:因為兩個FF之間有很多加法器 乘法器01/16 13:54
25F→:DC在他的資料庫裡面有各式各樣的加法器 乘法器01/16 13:54
26F→:有速度快面積大的 有面積小速度慢的01/16 13:54
27F→:但是都有它的極限~所以假設DC都已經選用速度最快的01/16 13:55
28F→:但STA仍然只能是0.02 那就達到DC的極限了01/16 13:56
29F→:那勢必就一定要改設計 假設你的目標速度是40ns的話01/16 13:56
1F推:我記得是看PWM的頻率01/06 09:50