討論串[新聞] 全球最大EDA公司Cadence停止對中興服務
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推噓32(33推 1噓 36→)留言70則,0人參與, 6年前最新作者hope399331 (潮秋條)時間6年前 (2018/04/22 13:25), 編輯資訊
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全球最大EDA公司Cadence停止對中興服務. IT之家 2018-04-20全球最大EDA公司Cadence停止對中興服務. 新聞連結:https://kuaibao.qq.com/s/20180420A1OGHU00?refer=spider. IT之家4月20日消息 4月16日,美國商務部下
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推噓3(3推 0噓 8→)留言11則,0人參與, 6年前最新作者quartics (Smart is the new Sexy)時間6年前 (2018/04/22 22:28), 編輯資訊
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一堆回文都解讀錯誤,. 這只是在說停止技術支援,也停止新的授權,. 除非既有授權已經到期,否則既有的EDA工具都可以繼續使用... 此外,不只Cadence, Synopsys亦同,也不只限於EDA行業,. 所有美國的IP公司包括Synopsys,Cadence對中興都不能繼續支援,. 也不能賣IP

推噓28(32推 4噓 44→)留言80則,0人參與, 6年前最新作者ypc1994 (dicker)時間6年前 (2018/04/23 00:24), 6年前編輯資訊
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本魯是學生. 看了這串討論串. 有些地方不了解想問一下. 如果我沒有使用錯cadence tool. cadence大家最常用的應該是建schematics. 我平常也幾乎都沒在用cadence建電路. 都是直接敲netlist比較快. 數位方面我是比較不熟悉. 但是應該也是敲完verilog之後就
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推噓11(11推 0噓 12→)留言23則,0人參與, 6年前最新作者h9602b (電子學)時間6年前 (2018/04/23 05:33), 編輯資訊
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---------------------------------. 就讓小小魯蛇APR解釋一下. 問題就在"但是應該也是敲完verilog之後就轉成layout了". 學生會這樣認為還蠻正常的,台灣學界做EDA/實體設計的非常少,也不受重視. 少到當初念碩班都覺得畢業要失業了@@. RTL只是IC
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推噓0(0推 0噓 2→)留言2則,0人參與, 6年前最新作者dakkk (我是牛我反芻)時間6年前 (2018/04/23 09:02), 編輯資訊
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其實我沒很熟 就我所知. 數位verilog 轉layout. 大部分就是轉成nand nor not 這三個閘. 不同製程 參數會不太一樣 例如metal跟metal之間會有最小距離. 顧完參數後 再來要沿著clock path做最佳化 牽涉到之後面積 功率 效能. 如果沒tool 幾千萬個邏輯閘
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