Re: [新聞] 全球最大EDA公司Cadence停止對中興服務已刪文

看板Tech_Job作者 (dicker)時間7年前 (2018/04/23 00:24), 7年前編輯推噓28(32推 4噓 44→)
留言80則, 39人參與, 7年前最新討論串3/7 (看更多)
本魯是學生 看了這串討論串 有些地方不了解想問一下 如果我沒有使用錯cadence tool cadence大家最常用的應該是建schematics 我平常也幾乎都沒在用cadence建電路 都是直接敲netlist比較快 數位方面我是比較不熟悉 但是應該也是敲完verilog之後就轉成layout了 中間應該也不用cadence 晶片cell library應該也是跟晶圓廠拿 跟cadence好像也沒啥關係 感覺各位先進對禁用cadence非常在意 但是在我的眼界範圍內覺得就算有影響也不是很嚴重 希望各位先進可以指點一二 ----- Sent from JPTT on my HTC_M9e. -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 110.28.39.86 ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1524414254.A.5B9.html
推
04/23 00:26, 7年前 , 1F
嬰仔人有耳無嘴
04/23 00:26, 1F
問葛問題而已 不用這樣說話吧
推
04/23 00:27, 7年前 , 2F
ORCAD和Allego也不能用了
04/23 00:27, 2F
※ 編輯: ypc1994 (110.28.39.86), 04/23/2018 00:28:04
推
04/23 00:28, 7年前 , 3F
其實google一下就有答案了
04/23 00:28, 3F
→
04/23 00:29, 7年前 , 4F
台灣都養出一些阿里不答的學生，難怪快輸了
04/23 00:29, 4F
推
04/23 00:38, 7年前 , 5F
會輸是因為有禮貌的問個問題也一堆人酸的關係
04/23 00:38, 5F
→
04/23 00:40, 7年前 , 6F
你最大的問題就是認為上網發文就會有專家回答你
04/23 00:40, 6F
→
04/23 00:40, 7年前 , 7F
禁用這個八字還沒一撇吧？
04/23 00:40, 7F
推
04/23 00:43, 7年前 , 8F
Verilog轉成layout可不是按個鍵就跑得出來的...
04/23 00:43, 8F
→
04/23 00:45, 7年前 , 9F
上站800次 發文300篇
04/23 00:45, 9F
→
04/23 00:45, 7年前 , 10F
沒有原廠AE幫忙可能連verification都沒辦法跑
04/23 00:45, 10F
→
04/23 00:45, 7年前 , 11F
更別說後面的步驟了
04/23 00:45, 11F
→
04/23 01:11, 7年前 , 12F
原po加油. 推文別這樣 人都有菜的時候
04/23 01:11, 12F
→
04/23 01:22, 7年前 , 13F
cadence不是指做pcb好嗎？ic設計另外有軟體，去CIC上點課吧
04/23 01:22, 13F
推
04/23 01:24, 7年前 , 14F
敲完verilog就轉成layout... 你知道這步驟有可能花上
04/23 01:24, 14F
→
04/23 01:24, 7年前 , 15F
數個月嗎？ 中間不管S或C公司 都至少要使用上五六種他
04/23 01:24, 15F
→
04/23 01:24, 7年前 , 16F
們的tool
04/23 01:24, 16F
→
04/23 01:25, 7年前 , 17F
眼光太淺了 去查查數位的流程吧
04/23 01:25, 17F
推
04/23 01:31, 7年前 , 18F
沒有AE支援比較傷，其他軟體都可以用愛國版
04/23 01:31, 18F
噓
04/23 01:38, 7年前 , 19F
....
04/23 01:38, 19F
→
04/23 01:40, 7年前 , 20F
電路結構龐大時怎麼敲的下去=_=
04/23 01:40, 20F
噓
04/23 01:54, 7年前 , 21F
Cadence也有賣IP好吧
04/23 01:54, 21F
推
04/23 01:54, 7年前 , 22F
Encounter啊
04/23 01:54, 22F
推
04/23 03:11, 7年前 , 23F
......菜要知道自己菜多google不是?
04/23 03:11, 23F
→
04/23 04:46, 7年前 , 24F
講得好像不用跑模擬一樣
04/23 04:46, 24F
噓
04/23 06:14, 7年前 , 25F
…
04/23 06:14, 25F
推
04/23 07:23, 7年前 , 26F
verilog轉layout... 這中間才是最難的
04/23 07:23, 26F
→
04/23 07:45, 7年前 , 27F
小電路敲netlist比較快 但大電路你會敲到死啊…
04/23 07:45, 27F
推
04/23 08:16, 7年前 , 28F
敲完轉layout 遇到實際製成 IC死給你看
04/23 08:16, 28F
推
04/23 08:21, 7年前 , 29F
突然發現你是朋朋= =
04/23 08:21, 29F
噓
04/23 08:24, 7年前 , 30F
原po哪個學校的?這樣程度很難找到工作喔~~
04/23 08:24, 30F
推
04/23 08:51, 7年前 , 31F
他113的
04/23 08:51, 31F
推
04/23 08:58, 7年前 , 32F
有些人早幾年出生而已就跩個二八五萬
04/23 08:58, 32F
推
04/23 09:15, 7年前 , 33F
看起來原po沒做過apr 才會以為verylog轉layout很簡單...
04/23 09:15, 33F
→
04/23 09:16, 7年前 , 34F
話說113電子碩班實驗課不是要跑apr嗎 現在不用了？
04/23 09:16, 34F
推
04/23 09:25, 7年前 , 35F
不會用google的話,應該去巨匠學一下
04/23 09:25, 35F
→
04/23 09:52, 7年前 , 36F
電路大的時候沒辦法直接寫 netlist喔！
04/23 09:52, 36F
→
04/23 09:54, 7年前 , 37F
netlist不容易看懂也不容易修改，所以建電路還是得先畫電路
04/23 09:54, 37F
→
04/23 09:54, 7年前 , 38F
，可以直接寫netlist應該是電路很小，不然就是 … 你不是人
04/23 09:54, 38F
→
04/23 09:54, 7年前 , 39F
類
04/23 09:54, 39F
推
04/23 10:24, 7年前 , 40F
原作者設計時直接寫netlist沒問題，但半年後自己生疏就害
04/23 10:24, 40F
→
04/23 10:24, 7年前 , 41F
到自己了... 更慘的是轉給其它人來做，他看netlist會滿滿
04/23 10:24, 41F
→
04/23 10:24, 7年前 , 42F
的黑人問號...
04/23 10:24, 42F
推
04/23 10:45, 7年前 , 43F
就算netlist生完 沒跑apr layout也不會長出來啊...
04/23 10:45, 43F
→
04/23 10:46, 7年前 , 44F
手刻netlist只是跳過synthesis的步驟而已
04/23 10:46, 44F
→
04/23 10:48, 7年前 , 45F
當然如果你是要硬上FPGA 那當然刻完netlist就好
04/23 10:48, 45F
→
04/23 10:49, 7年前 , 46F
當是要下asic的話 這邊工才一半而已
04/23 10:49, 46F
推
04/23 11:00, 7年前 , 47F
念你第一句說自己是學生 就不噓你了
04/23 11:00, 47F
推
04/23 11:01, 7年前 , 48F
滿可愛的問題，可愛到不知怎麼回答
04/23 11:01, 48F
推
04/23 11:02, 7年前 , 49F
電路要有可讀性和可維護性，你敲的nelist別人怎麼看？
04/23 11:02, 49F
→
04/23 11:07, 7年前 , 50F
如果你的電路很廢當然可以，但是在先進製程中，要轉成ga
04/23 11:07, 50F
→
04/23 11:07, 7年前 , 51F
te level後做APR，用standard cell拼湊起來，中間還要經
04/23 11:07, 51F
→
04/23 11:07, 7年前 , 52F
過很多步驟，長樹、繞線等等，這些還要符合lvs drc 的規
04/23 11:07, 52F
→
04/23 11:07, 7年前 , 53F
範，除此之外還要滿足timing closure 要求，還有power要
04/23 11:07, 53F
→
04/23 11:07, 7年前 , 54F
佈、Tap cell，還有預留eco，還要解erc empty module tr
04/23 11:07, 54F
→
04/23 11:07, 7年前 , 55F
ansitions si 等等，這中間至少需要4-6種tool協助
04/23 11:07, 55F
→
04/23 11:09, 7年前 , 56F
有人提到SCM 現在M真的還有人在用嗎？基本上沒有S或C支
04/23 11:09, 56F
→
04/23 11:09, 7年前 , 57F
援，真的不用玩的
04/23 11:09, 57F
推
04/23 11:11, 7年前 , 58F
M 用啊 questa還有 flotherm系列
04/23 11:11, 58F
推
04/23 11:14, 7年前 , 59F
對一些買不起的 真的都是只能用了啊
04/23 11:14, 59F
→
04/23 11:15, 7年前 , 60F
沒錢TANNER還是得用啊
04/23 11:15, 60F
推
04/23 11:17, 7年前 , 61F
Full custom designer路過...沒cadence不能勒奧啊 嗚
04/23 11:17, 61F
→
04/23 11:17, 7年前 , 62F
嗚
04/23 11:17, 62F
→
04/23 12:06, 7年前 , 63F
樓上lovemost大大住巷子裡
04/23 12:06, 63F
推
04/23 13:03, 7年前 , 64F
lovemost真的講得清楚才是有料的
04/23 13:03, 64F
推
04/23 14:40, 7年前 , 65F
cadence有很多tool
04/23 14:40, 65F
推
04/23 14:45, 7年前 , 66F
人家學生有禮貌的問 有禮貌回答很難嗎？
04/23 14:45, 66F
→
04/23 14:47, 7年前 , 67F
組鋼彈模型跟打造鋼彈是兩件事...M養了一萬人不是假的
04/23 14:47, 67F
→
04/23 14:47, 7年前 , 68F
我只想說做designer 相對錢多 做APR錢少 管他有多難
04/23 14:47, 68F
推
04/23 23:00, 7年前 , 69F
以前如樓上所說，但這幾年後端的難度上升太多
04/23 23:00, 69F
→
04/23 23:01, 7年前 , 70F
所以錢和人都在指數上升，看看那幾家design service的公
04/23 23:01, 70F
→
04/23 23:01, 7年前 , 71F
司這幾年股價翻了幾倍，後端做的好壞會大大影響到產品本
04/23 23:01, 71F
→
04/23 23:02, 7年前 , 72F
身，良率、面積(成本)、時間，全部都是$$$$$
04/23 23:02, 72F
推
04/24 02:21, 7年前 , 73F
詳細解釋推
04/24 02:21, 73F
推
04/24 02:30, 7年前 , 74F
一個公司就看每100個人中前後端 有多少人就知道了
04/24 02:30, 74F
→
04/24 02:30, 7年前 , 75F
這幾年後端 DV才是需要大宗
04/24 02:30, 75F
→
04/24 02:32, 7年前 , 76F
DFT等也是上漲 但這很多跟數學&程式有關
04/24 02:32, 76F
推
04/24 18:18, 7年前 , 77F
組鋼彈模型跟做鋼彈wwww 好有畫面
04/24 18:18, 77F
推
04/24 22:16, 7年前 , 78F
早知道跟晚知道的差別而已，比別人早知道有什麼好跩的？
04/24 22:16, 78F
→
04/26 17:23, 7年前 , 79F
今天是426天耶~大家怎麼這麼溫和?
04/26 17:23, 79F
→
04/26 20:58, 7年前 , 80F
04/26 20:58, 80F
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