Re: [新聞] 全球最大EDA公司Cadence停止對中興服務
※ 引述《ypc1994 (dicker)》之銘言：
: 本魯是學生
: 看了這串討論串
: 有些地方不了解想問一下
: 如果我沒有使用錯cadence tool
: cadence大家最常用的應該是建schematics
: 我平常也幾乎都沒在用cadence建電路
: 都是直接敲netlist比較快
: 數位方面我是比較不熟悉
: 但是應該也是敲完verilog之後就轉成layout了
: 中間應該也不用cadence
: 晶片cell library應該也是跟晶圓廠拿
: 跟cadence好像也沒啥關係
: 感覺各位先進對禁用cadence非常在意
: 但是在我的眼界範圍內覺得就算有影響也不是很嚴重
: 希望各位先進可以指點一二
: -----
---------------------------------
就讓小小魯蛇APR解釋一下
問題就在"但是應該也是敲完verilog之後就轉成layout了"
學生會這樣認為還蠻正常的，台灣學界做EDA/實體設計的非常少，也不受重視
少到當初念碩班都覺得畢業要失業了@@
RTL只是IC最前面設計的部分，接下來gate level合成，APR，STA，模擬，IP layout
一大串要做，這些流程用到的tool都是屬於EDA廠support範圍，一班脫離不了SCM這三
大家，你說C封我我用其他家一路走到底就好了，正常公司不會這樣做，避免EDA tool
球員兼裁判
你說EDA停止供應嚴不嚴重，有人說沒差，反正有X版，如果只下一些老製成就還好，反正
那個樣子，但如果是比較新的製程，那就GG了
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 111.255.120.36
※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1524432803.A.74F.html
→
04/23 05:35,
7年前
, 1F
04/23 05:35, 1F
→
04/23 07:05,
7年前
, 2F
04/23 07:05, 2F
推
04/23 07:15,
7年前
, 3F
04/23 07:15, 3F
→
04/23 07:15,
7年前
, 4F
04/23 07:15, 4F
推
04/23 07:21,
7年前
, 5F
04/23 07:21, 5F
→
04/23 07:22,
7年前
, 6F
04/23 07:22, 6F
→
04/23 07:23,
7年前
, 7F
04/23 07:23, 7F
→
04/23 07:24,
7年前
, 8F
04/23 07:24, 8F
推
04/23 07:44,
7年前
, 9F
04/23 07:44, 9F
推
04/23 07:48,
7年前
, 10F
04/23 07:48, 10F
推
04/23 07:49,
7年前
, 11F
04/23 07:49, 11F
→
04/23 07:59,
7年前
, 12F
04/23 07:59, 12F
推
04/23 08:02,
7年前
, 13F
04/23 08:02, 13F
推
04/23 08:05,
7年前
, 14F
04/23 08:05, 14F
推
04/23 08:18,
7年前
, 15F
04/23 08:18, 15F
推
04/23 08:21,
7年前
, 16F
04/23 08:21, 16F
推
04/23 09:10,
7年前
, 17F
04/23 09:10, 17F
推
04/23 10:40,
7年前
, 18F
04/23 10:40, 18F
→
04/23 10:40,
7年前
, 19F
04/23 10:40, 19F
→
04/23 10:41,
7年前
, 20F
04/23 10:41, 20F
→
04/23 10:41,
7年前
, 21F
04/23 10:41, 21F
→
04/23 21:20,
7年前
, 22F
04/23 21:20, 22F
→
04/26 17:24,
7年前
, 23F
04/26 17:24, 23F
討論串 (同標題文章)
本文引述了以下文章的的內容：
完整討論串 (本文為第 4 之 7 篇)：