[討論] Verilog被取代的可能性

看板Tech_Job作者 (考研不是人)時間2年前 (2022/04/12 14:12), 編輯推噓28(35推 7噓 32→)
留言74則, 53人參與, 2年前最新討論串1/1
Verilog支撐了ic設計產業40年 挺過了HLS, SystemVerilog等新方法的衝擊 如今是不是也快走到盡頭了？ 隨著晶片複雜度不斷提升，單純用Verilog描述硬體是不是已經有點不夠用。不少人都對Ver ilog貧弱的功能感到不滿，因而發展新一代HDL chisel3，SpinalHDL等都聲稱自己是真正的HDL，能描述硬體，基於Scala強大的功能，這些 語言開發ic會比以往簡單許多，而且幾乎都有開源工具讓人使用 Verilog被取代的可能性，是不是可以開始討論了 台灣有公司開始研究這些新一代的HDL嗎？ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 61.228.104.33 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1649743925.A.A69.html
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04/12 14:25, 2年前 , 1F
我覺得短時間 verilog 仍然很難被取代。chsel 語法
04/12 14:25, 1F
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04/12 14:25, 2年前 , 2F
的進入門檻還是有點高
04/12 14:25, 2F
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04/12 14:25, 2年前 , 3F
老闆說：「出問題誰負責？」
04/12 14:25, 3F
推
04/12 14:26, 2年前 , 4F
等中年主管退休後才有可能
04/12 14:26, 4F
推
04/12 14:30, 2年前 , 5F
機會不大，換了很多ip要重新check
04/12 14:30, 5F
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04/12 14:33, 2年前 , 6F
被取代很難
04/12 14:33, 6F
推
04/12 14:37, 2年前 , 7F
n年前就有人說C要被取代了
04/12 14:37, 7F
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04/12 14:40, 2年前 , 8F
來來去去都是要描述電路 哪個好用就用哪個 有差嘛
04/12 14:40, 8F
推
04/12 14:41, 2年前 , 9F
Sifive 好像都用chisel了
04/12 14:41, 9F
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04/12 14:43, 2年前 , 10F
台廠產品沒那麼複雜 應該不太會改
04/12 14:43, 10F
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04/12 14:43, 2年前 , 11F
你開間公司全都用 HDL 開發不就知道了？
04/12 14:43, 11F
推
04/12 14:48, 2年前 , 12F
台灣產品 大部分都是跟不同ip blcok對接protocol ve
04/12 14:48, 12F
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04/12 14:48, 2年前 , 13F
rilog就夠了
04/12 14:48, 13F
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04/12 14:50, 2年前 , 14F
重要的還是ip研發 產品都是把各block接起來而已
04/12 14:50, 14F
推
04/12 14:52, 2年前 , 15F
用太高階語言 看不到clock tree 反而危險
04/12 14:52, 15F
推
04/12 14:53, 2年前 , 16F
結果到EDA tool還是被趴回去verilog
04/12 14:53, 16F
推
04/12 15:06, 2年前 , 17F
感謝分享
04/12 15:06, 17F
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04/12 15:07, 2年前 , 18F
下一篇 Perl被取代的可能性
04/12 15:07, 18F
推
04/12 15:08, 2年前 , 19F
perl被取代不是很容易嗎？ tcl python ruby......
04/12 15:08, 19F
推
04/12 15:10, 2年前 , 20F
下一篇：ptt被取代的可能性
04/12 15:10, 20F
推
04/12 15:17, 2年前 , 21F
有可能，但要很久以後，搞不好你看不到這天
04/12 15:17, 21F
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04/12 15:22, 2年前 , 22F
被netlist取代
04/12 15:22, 22F
推
04/12 15:25, 2年前 , 23F
養個ab team 誰出的bug 少就活
04/12 15:25, 23F
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04/12 15:27, 2年前 , 24F
人類被香菇取代的可能性
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04/12 15:52, 2年前 , 25F
下一篇 VHDL
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推
04/12 16:03, 2年前 , 26F
麥當勞被取代的可能性
04/12 16:03, 26F
推
04/12 16:04, 2年前 , 27F
老闆：換掉出包你要扛嗎
04/12 16:04, 27F
噓
04/12 16:19, 2年前 , 28F
我都直接run spice
04/12 16:19, 28F
推
04/12 16:24, 2年前 , 29F
用high-level C也可以啊，就看你compiler要怎麼做
04/12 16:24, 29F
推
04/12 16:24, 2年前 , 30F
教主安安
04/12 16:24, 30F
噓
04/12 16:31, 2年前 , 31F
廢文 0％ ic出事誰負責
04/12 16:31, 31F
推
04/12 16:39, 2年前 , 32F
不會
04/12 16:39, 32F
推
04/12 16:40, 2年前 , 33F
先證明可靠性跟穩定性，沒人想拿自己產品開玩笑
04/12 16:40, 33F
噓
04/12 16:45, 2年前 , 34F
廢文一看就知道沒經驗
04/12 16:45, 34F
推
04/12 17:13, 2年前 , 35F
要看現在四大電機系學什麼吧
04/12 17:13, 35F
推
04/12 17:15, 2年前 , 36F
不過因為TO太貴，敢冒風險的應該不多
04/12 17:15, 36F
推
04/12 17:23, 2年前 , 37F
10年前就有人在說要被HLS取代…
04/12 17:23, 37F
噓
04/12 17:43, 2年前 , 38F
呵呵 笑死
04/12 17:43, 38F
推
04/12 17:51, 2年前 , 39F
你也快被 AI 取代了呢
04/12 17:51, 39F
推
04/12 17:51, 2年前 , 40F
你是不是把Verilog當c在寫？
04/12 17:51, 40F
推
04/12 18:43, 2年前 , 41F
嫌功能貧弱=懶得花時間多寫
04/12 18:43, 41F
推
04/12 19:27, 2年前 , 42F
類比電路表示
04/12 19:27, 42F
推
04/12 19:33, 2年前 , 43F
還得看Synopsys,Cadence,Mentor有沒有打算支援
04/12 19:33, 43F
噓
04/12 19:47, 2年前 , 44F
出社會了沒
04/12 19:47, 44F
推
04/12 19:49, 2年前 , 45F
怎麼不用matlab
04/12 19:49, 45F
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04/12 19:58, 2年前 , 46F
學術界吧
04/12 19:58, 46F
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04/12 20:12, 2年前 , 47F
你有碰過Verizon或FPGA嗎…
04/12 20:12, 47F
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04/12 20:13, 2年前 , 48F
Verilog
04/12 20:13, 48F
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04/12 20:54, 2年前 , 49F
光SV的package、多維陣列就讓EDA tool有奇怪現象了
04/12 20:54, 49F
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04/12 20:54, 2年前 , 50F
，不用去想更高階的做法，先等sv能很順再說吧，不是
04/12 20:54, 50F
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04/12 20:54, 2年前 , 51F
能sim、能上FPGA就能用的。
04/12 20:54, 51F
推
04/12 21:12, 2年前 , 52F
搞hw的是最不願意學新語言的，你覺得勒
04/12 21:12, 52F
推
04/12 21:21, 2年前 , 53F
LeTao講出了一個很關鍵的點，短時間很難取代verilog
04/12 21:21, 53F
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04/12 21:21, 2年前 , 54F
HDL
04/12 21:21, 54F
推
04/12 21:23, 2年前 , 55F
一個東西要有缺點才有人取代他 rtl缺點是什麼？
04/12 21:23, 55F
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04/12 21:23, 2年前 , 56F
就是有人不想學而已啊....
04/12 21:23, 56F
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04/12 21:46, 2年前 , 57F
缺點是寫有號數麻煩 優點是要自己寫有號數
04/12 21:46, 57F
推
04/12 21:49, 2年前 , 58F
對，有號數自己寫的話，debug比較方便清楚
04/12 21:49, 58F
推
04/12 23:25, 2年前 , 59F
加油
04/12 23:25, 59F
→
04/12 23:47, 2年前 , 60F
難喔
04/12 23:47, 60F
推
04/13 00:23, 2年前 , 61F
目前覺得不會，至於perl重要性下降，但還是好用，也
04/13 00:23, 61F
→
04/13 00:23, 2年前 , 62F
不會完全消失
04/13 00:23, 62F
噓
04/13 06:28, 2年前 , 63F
用vim 寫 netlist什麼時候才要被取代
04/13 06:28, 63F
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04/13 07:02, 2年前 , 64F
你知道石墨烯已經喊了30年了嗎? 結果半導體產業還是
04/13 07:02, 64F
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04/13 07:02, 2年前 , 65F
不屑用 有些東西就是教育象牙塔喊爽的而已
04/13 07:02, 65F
噓
04/13 12:41, 2年前 , 66F
0
04/13 12:41, 66F
推
04/13 16:31, 2年前 , 67F
看你所謂的取代是什麼意思 如果是刻新IP的話
04/13 16:31, 67F
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04/13 16:31, 2年前 , 68F
只要interface可以跟別人對接整合就好
04/13 16:31, 68F
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04/13 16:32, 2年前 , 69F
如果是整個flow的話幾乎不太可能
04/13 16:32, 69F
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04/13 22:57, 2年前 , 70F
沒有struct module I/O不能用多維陣列
04/13 22:57, 70F
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04/13 23:06, 2年前 , 71F
wire [a:b] xx [c:d] 跟 wire xx [a:b][c:d] 不一樣
04/13 23:06, 71F
推
04/15 03:23, 2年前 , 72F
sv 不要去用那些fancy的東西 其實規定起來比verilo
04/15 03:23, 72F
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04/15 03:23, 2年前 , 73F
g嚴格 這反而是好事 所以是看人用吧
04/15 03:23, 73F
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04/15 03:24, 2年前 , 74F
重點是出來的東西是什麼要知道就好
04/15 03:24, 74F
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