[請益] FPGA轉數位IC

看板Tech_Job作者 (旁)時間3年前 (2022/03/20 10:38), 編輯推噓24(25推 1噓 41→)
留言67則, 27人參與, 最新討論串1/1
代PO 小弟在系統廠寫了幾年的FPGA 最近有機會獲得了豬屎屋的 offer 版上應該大部分都是從學生時期就開始接觸 有人跟我一樣是半路出家從 FPGA 轉 數位IC 設計的嗎? 轉換上有沒有特別困難的點呢? 怕進去後跟不上大家腳步 想趁著on board 前惡補一下相關知識 謝謝大家 感激不盡!!! -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 111.252.117.217 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1647743912.A.ED9.html
推
03/20 10:43, 3年前 , 1F
趁現在多休息陪家人，讓自己放鬆一點
03/20 10:43, 1F
推
03/20 10:51, 3年前 , 2F
數位IC的哪部門？只做前段是差不多的
03/20 10:51, 2F
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03/20 10:55, 3年前 , 3F
放心啦 這兩年多的跟你一樣 進來被做de dv都有
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推
03/20 10:56, 3年前 , 4F
都有製程來M做數位IC了
03/20 10:56, 4F
推
03/20 10:57, 3年前 , 5F
有人連verilog 是什麼都不知道也可以被錄取，這種
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03/20 10:57, 3年前 , 6F
天選之人也都能當DE了，安拉（二三線IC廠的真實事
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蹟）
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推
03/20 11:09, 3年前 , 8F
有人verilog當C寫都能進來了
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推
03/20 11:25, 3年前 , 9F
不知何時可以看到有人把verilog 當python 寫
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推
03/20 11:57, 3年前 , 10F
verilog 學很快啦 怕啥
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推
03/20 11:59, 3年前 , 11F
我還看過三線廠收了一個物理碩連二進位都不知道是
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03/20 11:59, 3年前 , 12F
什麼的進去當DE，這時代沒什麼不可能了
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推
03/20 11:59, 3年前 , 13F
不要害怕，數位IC部門裡面也是有人專門在繞FPGA的
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03/20 12:54, 3年前 , 14F
XD永遠記得前輩說Verilog 就當C寫就好啦
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推
03/20 13:02, 3年前 , 15F
FPGA也是數位IC設計的一環啊…
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03/20 13:03, 3年前 , 16F
話說還有人會把Ptt ID跟其他社群ID取一樣的哦好好笑
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推
03/20 13:05, 3年前 , 17F
樓上 超多的好嗎XD
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推
03/20 13:34, 3年前 , 18F
verilog當C寫一個for loop就爆炸了。
03/20 13:34, 18F
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03/20 14:03, 3年前 , 19F
不要怕 2.3線未來中文系都可以進去當DE
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推
03/20 14:05, 3年前 , 20F
當C寫，要存數據怎麼辦，reg [1023:0] var[1023:0]
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03/20 14:05, 3年前 , 21F
;
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03/20 14:07, 3年前 , 22F
還有數位IC也要懂FPGA 出家是啥意思?
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03/20 14:12, 3年前 , 23F
根本只需要reg就好 不懂在那分reg wire幹嘛
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推
03/20 14:26, 3年前 , 24F
logic
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推
03/20 14:28, 3年前 , 25F
求示範只用reg寫完一個module
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推
03/20 14:33, 3年前 , 26F
看來上面有某樓就是雜魚哈哈
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03/20 14:34, 3年前 , 27F
Wire跟reg可以混為一談真猛
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03/20 14:35, 3年前 , 28F
你要這樣寫也沒差 看你code的人會很衰而已
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03/20 14:40, 3年前 , 29F
只用reg寫module怎麼辦不到 把assign移到always而已
03/20 14:40, 29F
推
03/20 14:41, 3年前 , 30F
對 不是辦不到 但這就跟智障沒兩樣 一看就知道是雜
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03/20 14:41, 3年前 , 31F
魚的寫法
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推
03/20 14:44, 3年前 , 32F
我都用logic 這樣算鹹魚嗎？
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03/20 14:45, 3年前 , 33F
就算不是雜魚寫的 你看到他用reg也不代表是FF
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03/20 14:45, 3年前 , 34F
還不是要去看是在哪裡設值
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03/20 14:50, 3年前 , 35F
要區分就是用命名區分 不然就是語言規範FF型別只能
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03/20 14:50, 3年前 , 36F
在sequentail block賦值
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03/20 14:51, 3年前 , 37F
搞一個reg wire根本不上不下
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推
03/20 14:52, 3年前 , 38F
所以用logic 啊
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03/20 14:52, 3年前 , 39F
verilog就是個很過時的語言
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03/20 14:53, 3年前 , 40F
但可讀性來說 assign 還是很重要
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03/20 14:55, 3年前 , 41F
可惜敝司的synthesis flow吃不了system verilog
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推
03/20 14:57, 3年前 , 42F
三大還有不能吃的？
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03/20 14:58, 3年前 , 43F
啊知 可能有些選項沒開吧
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03/20 14:59, 3年前 , 44F
很久以前就有在推類似comb ff latch 這種寫法在veri
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03/20 14:59, 3年前 , 45F
log 上 好 debug,
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03/20 15:03, 3年前 , 46F
最終版都過五年了….orz 我印象中都吃，連verilator
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03/20 15:03, 3年前 , 47F
都吃了 只剩下iv yosys 這種吃一半的
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03/20 15:05, 3年前 , 48F
我們這裡要手動把unique if轉成and or 哈哈
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推
03/20 15:27, 3年前 , 49F
system verilog package+for loop當c 寫也不是不行
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03/20 15:27, 3年前 , 50F
呀
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03/20 18:03, 3年前 , 51F
M某subsystem就是CS博士開發的啊 滿滿的C-style 這
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裡都是學生嗎...?
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03/20 18:32, 3年前 , 53F
寫到這麼抽象ECO會不會很痛苦啊
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03/20 18:32, 3年前 , 54F
我們經驗不夠都還不敢拉到這麼高階
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噓
03/20 19:34, 3年前 , 55F
我就爛
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03/20 19:34, 3年前 , 56F
都不會
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推
03/20 19:56, 3年前 , 57F
前輩講的是真的嗎 小時候讀錯讀到非VLSI/CAD都超怕
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03/20 19:56, 3年前 , 58F
連二三線IC都進不了
03/20 19:56, 58F
推
03/20 22:58, 3年前 , 59F
你只用unique if沒搭對的sv, 會有非單一問題 所以
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03/20 22:58, 3年前 , 60F
所叫讓你該用這個合理XD 很久以前我也會這樣建議
03/20 22:58, 60F
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03/20 22:59, 3年前 , 61F
c-style沒問題啦 不要用c思考就好 而且用在dv很正
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03/20 22:59, 3年前 , 62F
常也很正確啊XD
03/20 22:59, 62F
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03/21 10:29, 3年前 , 63F
有遇過三個月就待不下去的（壓力大到無法睡
03/21 10:29, 63F
推
03/21 11:26, 3年前 , 64F
要用邏輯閘觀點寫 就要用verilog吧
03/21 11:26, 64F
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03/21 11:26, 3年前 , 65F
除非沒在管timing跟gatecount
03/21 11:26, 65F
推
09/01 12:13, , 66F
請想問一下前輩，目前只用Xilinx 整合程式用C寫FPGA
09/01 12:13, 66F
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09/01 12:13, , 67F
的封包，想學其中的VHDL/Verilog要從何下手，謝謝
09/01 12:13, 67F
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