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討論串[閒聊] 會設計Single Cycle CPU的進來
共 3 篇文章
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Re: [閒聊] 會設計Single Cycle CPU的進來
推噓0(1推 1噓 4→)留言6則，0人參與, 最新作者FleurduLapin (脫衣陪喝咖啡店)時間8年前 (2017/04/26 00:41), 編輯資訊
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verilog這種硬體描述語言一開始寫起來真的是很不爽＠＠. 你們有教verilog嗎？ 還是都是自己學ＱＱ. 台大資工的計算機結構作業也是用verilog寫CPU. 不過不是floating point的 還好沒有那麼複雜ＱＱ. 想到verilog 我就豆頁好痛. 彥州會寫 你可以問他 ob'_'
#2
Re: [閒聊] 會設計Single Cycle CPU的進來
推噓4(5推 1噓 6→)留言12則，0人參與, 最新作者NanashimaAoi (七嶋葵)時間8年前 (2017/04/25 18:39), 編輯資訊
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如果是用C語言寫的. 你會看懂後自己寫嗎？. 我有留我大二時寫的原始碼. --. ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.114.213.88. ※ 文章網址: https://www.ptt.cc/bbs/Marginalman/M.1493116789.A.CBE.html
#1
[閒聊] 會設計Single Cycle CPU的進來
推噓-1(1推 2噓 2→)留言5則，0人參與, 最新作者ILoveElsa (酷拉皮卡買醬油)時間8年前 (2017/04/25 18:34), 編輯資訊
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有沒有人. 會用verilog. 設計一個 Single Cycle CPU. 還有報告. 我奉上重賞. 2p(稅前). 謝謝. --. ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.113.68.213. ※ 文章網址: https://www.ptt.cc/bbs/Margina
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