Re: [問題] VIM的make可在verilog下使用嗎?
※ 引述《maxwellee.bbs@ptt.cc (maxwell)》之銘言：
> 每次看到大家提到:make的功能就覺得很不錯
> 但試不出來..我是在verilog底下用的
> 請問一下:make 後面接的就是自己寫的程式嗎
> 再請問有沒有人在verilog下試成功的呢?
make 需要搭配Makefile使用，網路上很多教學，
若使用Makefile，則make規則由你自訂，
只要你Makefile寫的好，
要make時，只要打"make;"即可。
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