[理工] 計組 pipeline
這一題我要問c小題
L和D有load use需要delay一個clock，D和B也需要delay一個clock
這樣不是就delay兩個clock而已嗎？
那C的解答說
require one clock delay and two clocks for data hazard,respectively是什麼意思
為什麼答案是+4不是+2？
另外還有這一題
https://i.imgur.com/jBHhIFo.jpg
請問lw和sw為什是RAW的關係？
lw把取出來的內容寫到$1去
sw把$6的內容寫回記憶體$1+50的地方去
這樣對$1來說不是WAW嗎？
為什麼變成有Data hazard的RAW了?
拜託各位大大解答了 謝謝
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12/11 22:04,
7年前
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對欸 瞭解了謝謝
※ 編輯: sooge (120.105.145.193), 12/11/2018 22:27:32
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12/12 18:44,
7年前
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