[理工] 101交大計組

看板Grad-ProbAsk作者 (O_O)時間9年前 (2016/12/30 16:32), 9年前編輯推噓5(5推 0噓 76→)
留言81則, 5人參與, 最新討論串2/3 (看更多)
http://i.imgur.com/aYEt7M0.jpg
如圖，第七題 想請教的是b小題，關於lw接著bne的stall 因為是在ID判別要不要跳，那這麼一來應該是要把ID延後到lw的ME做完才對吧？ 那這樣stall應該是要在cycle6跟7才對吧@@ 像這樣： lw IF ID EX ME WB bne IF XX XX ID EX WB -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 114.44.199.149 ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1483086776.A.E6E.html ※ 編輯: ssssIssss (114.44.199.149), 12/30/2016 16:39:39
推
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啊前面其實有討論到同一題，因為題目一開始表明分支
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預測錯誤（misprediction), 所以bne的IF應該要跟lw的EX
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在同一個cycle
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可以講詳細一點嗎，抱歉因為我爬很久還是搞不太懂>< 分支預測錯誤不就是在ID後把指令Flush為nop，而且不算在Stall裡嗎？ 這樣和同一cycle有什麼關係呢？ ※ 編輯: ssssIssss (114.44.199.149), 12/30/2016 17:06:41
推
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我好像說錯，應該是stall c6,c7沒錯
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12/30 18:10, , 5F
請寫三個 ID ，dectect是在第一個ID 發生
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但答案是cycle 7, 8 QQ ※ 編輯: ssssIssss (114.44.199.149), 12/30/2016 18:11:11
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然後於接下來兩個cycle執行stall
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但說是stall 其實只是把ID中的指令 留下來兩個cycle
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12/30 18:13, , 8F
小小更正一下 第二個ID 也仍然會執行dectect 並且 if
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判斷式為true 執行stall
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12/30 18:14, , 10F
這部分為什麼說第二個cycle if判斷式為true 是因為聖
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經本只寫了兩種forwarding 判斷式 但其實有四種
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總而言之，以目前我們所認知的pipeline 無法解決該
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12/30 18:15, , 13F
問題
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12/30 18:15, , 14F
就死記 lw beq會停兩cycle就好
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而第一個ID並非為stall 因為它並沒有被執行要stall
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12/30 18:18, , 16F
的指令，而是下達要stall下一個cycle的cycle
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太清楚了！感恩>< 不過我還有個額外問題，那為何第二次bne的Stall算在12呢？ ※ 編輯: ssssIssss (114.44.199.149), 12/30/2016 18:21:09
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我覺得死記lw beq停兩cycle並不好，萬一題目改成beq在
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EX或MEM階段判斷要不要跳，就分別是停1和0個cycle了
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而且依這樣說的話，第一小題中的Stall都要算多一個cycle了@@？ ※ 編輯: ssssIssss (114.44.199.149), 12/30/2016 18:23:11
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12/30 18:22, , 19F
原PO這樣畫應該是認為IF階段之後就開始暫停？
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是這樣沒錯 XD 我說的不夠好 還是畫圖最好
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應該是ID之後才開始暫停，所以才要畫三個ID
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第二次的bne應該是13才對，答案有錯
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那個答案錯的是13
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其實任何hazard都不可能在IF之後就暫停，除非是在等前
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面的指令，因為ID階段之後才知道這個指令是什麼，IF階
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段只是fetch根本不知道指令長什麼樣子，也無法暫停
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12/30 18:28, , 27F
前面有一篇branch stall的位置，裡面k大有提供完整的
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execution diagram，可以好好看一下，思考為什麼這邊停
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12/30 18:29, , 29F
為什麼那邊停，我就是靠那張圖想很久才把瓶頸解開的
12/30 18:29, 29F
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12/30 18:30, , 30F
我現在沒有筆 但我記得 yupog 大講的狀況可以被forwa
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12/30 18:30, , 31F
rding 解決（？
12/30 18:30, 31F
我記得只是不能提前到IF就forwarding而已？ 還有，因為我本來以為的是，因為在ID判斷，所以要把ID延後到ME，確定好正確數值後再 判別。 那如果像大大們說的這樣，第一題中不也是bne直接連續執行到ME後再Stall ME重複判別 了嗎？ ※ 編輯: ssssIssss (114.44.199.149), 12/30/2016 18:34:26
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12/30 18:34, , 32F
k大是說改在EX或MEM階段判斷要不要跳可以被forwarding
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12/30 18:34, , 33F
解決？
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12/30 18:46, , 34F
哦哦 沒事我想錯了 EXE 還要STALL一次
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12/30 18:47, , 35F
我好像有說錯，在MEM階段判別的話好像還是要stall 1個
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cycle
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12/30 18:48, , 37F
疑XD 怎麼大家想錯剛好不同的東西
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12/30 18:53, , 38F
其實我覺得會這麼混亂是因為課本沒把所有的forwarding
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12/30 18:53, , 39F
path都講出來...
12/30 18:53, 39F
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12/30 19:03, , 40F
我想清楚了 不會有題目問EXE的狀況
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12/30 19:05, , 41F
為何將BEQ接在ID就是因為要無縫接下一個就是正確的
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instruction , 而MEM則是藉由原本的IF ,ID ,EX, M
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12/30 19:11, , 43F
來執行BEQ ,因此forwarding 可在beq為id的階段
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LW 為EXE 的階段中 啟用forwarding來解決
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推
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可以問一下stall cycles 前面的cycle2是答案之一嗎？
12/30 19:59, 45F
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12/30 20:11, , 46F
不是
12/30 20:11, 46F
答案是我用紅筆寫的而已唷
推
12/30 20:48, , 47F
有人可以畫畫看MEM階段決定要不要branch的圖嗎
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12/30 20:48, , 48F
有點畫不出來(1)
12/30 20:48, 48F
※ 編輯: ssssIssss (140.112.25.99), 12/30/2016 20:51:32 我畫第一題的流程好了，然後我想請問一下這樣子的話為何是Stall在cycle7？ 因為若像是第二題這樣，那應該會是先IF ID EX ME ME WB 才是吧？ 而這樣stall的地方就會是cycle9了？ lw IF ID EX ME WB add IF ID XX EX ME WB lw IF XX ID EX ME WB bne XX IF ID XX EX ME WB NOP IF NOP XX IF NOP IF add IF ID EX ME WB ※ 編輯: ssssIssss (140.112.25.99), 12/30/2016 20:57:13
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12/30 21:16, , 49F
我發現我前面講錯了 mem 還要一個stall 沒錯QQ
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果然還是要拿筆寫才對
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12/30 21:25, , 51F
12/30 21:25, 51F
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12/30 21:28, , 52F
原諒我字醜用excel:http://imgur.com/TOoeCtX
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那我試著闡述我現在的理解，你們幫我確認是否為真感恩>< 第一題中的load-use datahazard，等到lw的數值在MEM正確後便可forwarding給bne， 因此就如同其他datahazard的解決方式一樣，把要用到的stage延後到可forwarding 的地方即可。 而在第二題中，因為判別提早到ID便出現，因此情況便會是ID不斷Stall，持續判別 直到lw的reg正確傳遞給bne為止？ ※ 編輯: ssssIssss (140.112.25.99), 12/30/2016 21:43:38
推
12/30 21:42, , 53F
我也想問為什麼lw和bne的時候stall要在cycle7,如果在MEM
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階段決定要不要跳，不是在MEM之前把資料傳給bne就行了嗎
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我也有T大的疑問，張凡上課的時候說課本並沒有把所有的
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forwarding path都介紹出來，像MEM forwarding to MEM
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就沒有介紹到，所以我在想是不是就不能這樣用...
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原po的理解跟我一樣，但是感覺如果可以把MEM的結果
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forwarding給下一個要進MEM的指令，這樣c7的stall就不
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必要了
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12/30 21:53, , 61F
我當初也有這個疑問，直到看了multi cycle data path
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12/30 21:53, , 62F
可是課本從頭到尾都把branch放在ID，放在MEM的作法沒講
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"或許" 這跟為什麼branch 會放在 mem有關係
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k大可以開釋一下嗎QQ
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https://goo.gl/JYRfxz 這是multicycle data path
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你會看到 ALU 被當全功能 然後連到PCsrc 做mux
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12/30 21:58, , 67F
這其中也包含著 BEQ 的instruction
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12/30 21:59, , 68F
然後連回 PC線 mux 選擇要傳進Dmem or Imem
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12/30 22:00, , 69F
它們這張圖的關係跟Pipeline有很多不合理的原理可以
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看起來被解釋QQ ,只不過我看聖經本沒有太多琢磨
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12/30 22:02, , 71F
意思就是說，雖然beq在MEM被決定，但那個zero的值必須
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12/30 22:03, , 72F
在EX階段就被決定好，所以lw的結果也要在beq進EX時就決
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12/30 22:04, , 73F
定好，所以要stall一個cycle，然後把MEM的結果forward
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12/30 22:04, , 74F
到EX
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12/30 22:04, , 75F
這樣整個都對的起來了耶...感謝k大
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12/30 22:07, , 76F
這張圖能解釋的還有一個 為什麼對於Beq來說 regdst
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12/30 22:07, , 77F
和 memtoreg是don't care
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12/30 22:08, , 78F
因為BEQ根本碰不到它們這兩個控制端
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12/30 22:20, , 79F
我想講的是，對於這張圖而言 MEM STAGE在最右端MUX
12/30 22:20, 79F
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12/30 22:20, , 80F
和 最左端到記憶體之前
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12/30 22:22, , 81F
或許Pipeline 也有可能是照著類似概念建成的
12/30 22:22, 81F
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