[理工] 計組 branch stall的位置

看板Grad-ProbAsk作者 (小夯夯)時間7年前 (2016/12/26 11:00), 7年前編輯推噓8(8推 0噓 48→)
留言56則, 7人參與, 最新討論串1/2 (看更多)
我最近在做題目的時候有個疑問 Branch在ID判斷時 要和前面的R-type空一格 lw空兩格 但是詳細來看的話空的那個stall應該放在哪？ 我舉一個例子： add後接bne 接下來bne predict 錯誤 我的想法是branch的stall接在它的IF之後 http://i.imgur.com/Lsm84Xw.jpg
如此一來bne的ID有在add的EX後 拿到正確的值 之後的add(correct)的IF也接在bne的ID後 也很合理 但是有些題目好像把stall放在branch的ID後 http://i.imgur.com/IV611EN.jpg
這樣add的EX的結果沒辦法給bne做判斷啊？ 難道bne在stall還可以拿add的結果做運算？ 但是這樣就沒有stall吧（暫停） 後面的add(correct)這樣接也蠻詭異 請問各位哪種才是對的？ 如果是下面那種該怎麼解釋？ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.113.186.245 ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1482721226.A.1B1.html
推
12/26 13:02, , 1F
有下面那種的題目嗎
12/26 13:02, 1F
推
12/26 13:10, , 2F
第一種stall是為了解決1,2指令相依，有第二種的題目嗎？
12/26 13:10, 2F
→
12/26 13:17, , 3F
你這麼想吧 detect unit 是在ID偵測的 ，當偵測到 if
12/26 13:17, 3F
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12/26 13:17, , 4F
判斷式為true 時 會執行stall
12/26 13:17, 4F
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12/26 13:17, , 5F
那它所謂的stall 在實際面向該怎麼執行
12/26 13:17, 5F
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12/26 13:19, , 6F
停止 control signal 往下一個stage 傳遞 停止 PC +4
12/26 13:19, 6F
→
12/26 13:19, , 7F
傳達到 Instruction memory
12/26 13:19, 7F
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12/26 13:20, , 8F
ID 就會在下一個cycle時，持續執行ID 的指令 這樣就
12/26 13:20, 8F
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12/26 13:20, , 9F
很明顯了
12/26 13:20, 9F
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12/26 13:24, , 10F
第二個ID才是實際上的stall 所以你第二個才是對的
12/26 13:24, 10F
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12/26 13:31, , 11F
但 stall功能自己要知道 為了方便檢查 寫2次ID 會比
12/26 13:31, 11F
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12/26 13:31, , 12F
較好
12/26 13:31, 12F
喔喔喔 原來是在ID偵測 而且我之前一直以為stall就是不做事 如果照k大這樣講 那這題第二題答案給的cycle12 是不是要改成13才對？ http://i.imgur.com/2CiznaR.jpg
http://i.imgur.com/6aglKBk.jpg
推
12/26 14:01, , 13F
第一個例子舉的怪怪的感覺@@ 猜錯是flush不是stall 另外
12/26 14:01, 13F
下面例子的第二個stall 是我用來把那個cycle擋住的啦 他在stall之後才做flush
→
12/26 14:01, , 14F
不管是flush還是stall都是透過pipeline register操作 不
12/26 14:01, 14F
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12/26 14:01, , 15F
是你要stall就「馬上」stall 是下個cycle才算是stall
12/26 14:01, 15F
推
12/26 14:24, , 16F
我以為原po是在問branch指令跟前一個指令的相依解決stall
12/26 14:24, 16F
是這個沒錯啊XD
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12/26 14:24, , 17F
+forwarding耶 哈
12/26 14:24, 17F
※ 編輯: sate1128 (140.113.186.245), 12/26/2016 19:33:04 ※ 編輯: sate1128 (140.113.186.245), 12/26/2016 19:36:47
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12/26 19:51, , 18F
要改13沒錯，舊文有這題
12/26 19:51, 18F
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12/26 20:00, , 19F
12/26 20:00, 19F
推
12/27 19:56, , 20F
ken大你的那張圖,為什麼第五個add的IF不是從第八個cycle
12/27 19:56, 20F
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12/27 19:56, , 21F
開始呢？為什麼從第九個cycle才IF啊
12/27 19:56, 21F
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12/27 19:57, , 22F
還有最後一個add也是為什麼從cycle14不是cycle13呀
12/27 19:57, 22F
推
12/27 20:44, , 23F
而且你說的p.534那題呀，如果stall cycle是c4,c7,c8,c13
12/27 20:44, 23F
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12/27 20:44, , 24F
那麼total number of cycles不是等於5-1+8+1+2+1=16 嗎
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12/27 20:44, , 25F
為什麼後面又多加了兩個1變成18啊
12/27 20:44, 25F
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12/27 20:45, , 26F
阿我再回一篇好了
12/27 20:45, 26F
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12/27 20:50, , 27F
12/27 20:50, 27F
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12/27 20:56, , 28F
因為習慣性直接省略一些instruction來節省空間 但實
12/27 20:56, 28F
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12/27 20:56, , 29F
際上當第8 cycle 的時候，ID判定需要flush並將PC改
12/27 20:56, 29F
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12/27 20:56, , 30F
成原address+4 ，第九cycle時 ID將control signal 設
12/27 20:56, 30F
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12/27 20:56, , 31F
0 ，而IF 則會執行 原address+4 並不會與ID的flush
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12/27 20:56, , 32F
衝突到
12/27 20:56, 32F
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12/27 20:59, , 33F
Trans大 的問題是沒有把flush算進總 cycle中
12/27 20:59, 33F
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12/27 21:00, , 34F
且這題flush並非為stall 故不用寫入 stall cycle中（
12/27 21:00, 34F
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12/27 21:00, , 35F
依稀記得去年九月張凡說的）
12/27 21:00, 35F
推
12/27 21:03, , 36F
我也來確認一下自己的觀念，因為真正的branch target
12/27 21:03, 36F
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12/27 21:03, , 37F
上面有點小錯，是在8 cycle時就將signal 設為0
12/27 21:03, 37F
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12/27 21:04, , 38F
要在bne的ID之後才會知道，如果預測錯誤的話就要像K大
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12/27 21:04, , 39F
這樣把真正的branch target的IF放在bne的ID之後
12/27 21:04, 39F
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如果預測正確的話是不是可以直接畫在bne的IF之後就好？
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12/27 21:05, , 41F
也就是當作什麼問題都沒有直接執行下去
12/27 21:05, 41F
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12/27 21:07, , 42F
沒錯，當預測成功時就會繼續執行跳至的address 不用f
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12/27 21:07, , 43F
lush
12/27 21:07, 43F
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12/27 21:08, , 44F
那麼stall cycle似乎就只要列出data hazard就好？
12/27 21:08, 44F
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12/27 21:08, , 45F
但是在算總cycle數的時候還是要把預測錯誤浪費的cycle
12/27 21:08, 45F
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12/27 21:08, , 46F
算進去？
12/27 21:08, 46F
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12/27 21:12, , 47F
flush跟stall我也常常搞混，他們共同點就是會浪費cycle
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12/27 21:12, , 48F
但是發生data hazard的時候是要"暫停"pipeline，所以是
12/27 21:12, 48F
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12/27 21:13, , 49F
stall，而branch prediction錯誤是要"洗掉"之前的指令
12/27 21:13, 49F
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12/27 21:13, , 50F
所以是flush，這樣直接硬分不知道有沒有錯誤？
12/27 21:13, 50F
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12/27 21:19, , 51F
flush 與 stall 的差別最主要是一個直接洗掉某個
12/27 21:19, 51F
→
12/27 21:20, , 52F
指令 而 Stall只是藉由延遲instruction 和避免
12/27 21:20, 52F
推
12/27 21:20, , 53F
我大概了解你們的說法了。因為預測錯誤，所以要在branch
12/27 21:20, 53F
→
12/27 21:20, , 54F
的ID階段執行flush和把control signal設為0,所以下一個
12/27 21:20, 54F
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12/27 21:20, , 55F
指令add(PC+4)的IF需要在第九個cycle才可以執行。
12/27 21:20, 55F
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12/27 21:20, , 56F
訊號傳遞 來達到 stall 的功能
12/27 21:20, 56F
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