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討論串[問題] 關於高速計數器的可行性
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#5
Re: [問題] 關於高速計數器的可行性
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者colinshih (Colin Shih)時間16年前 (2009/07/23 12:40), 編輯資訊
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你的要求, 現有 CIC cell-based design kits 已經足夠. 若只要求同步計數, 剛好手邊有 13-order primitive polynomail (mod 2^13-1). 無聊設計一下, 結束前端驗證 (linting, dc, pt, gate-level pre-
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#4
Re: [問題] 關於高速計數器的可行性
推噓3(3推 0噓 2→)留言5則，0人參與, 最新作者deathcustom時間16年前 (2009/07/22 02:38), 編輯資訊
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Full-Custom的話. 建議下0.18um TSMC mmrf或是如果你是台大學生有台大自己的0.18 logic. 但是TSMC mmrf這個要簽授權書～～～詳細細節要自己去問CIC. 另外，既然是Full-Custom. 那就沒必要用Cascade的型式來做. 試試看自己全部重新Desig
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#3
Re: [問題] 關於高速計數器的可行性
推噓6(6推 0噓 6→)留言12則，0人參與, 7年前最新作者comarocker (就這樣結束了嗎?)時間16年前 (2009/07/21 09:53), 編輯資訊
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目前我是傾向使用Full Cutstom Design來製作. 因為我是個小小的煙酒生. 可以跟下線取得晶片量測. 只是網路上找了許久似乎找不到相關的資料. 主要都是以Divider為主. 所以才想上來詢問大家的意見. 是否能夠給個方向讓小弟有個頭緒. 目前有試用T Flip Flop兜起來的同步計
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#2
Re: [問題] 關於高速計數器的可行性
推噓0(0推 0噓 2→)留言2則，0人參與, 最新作者proach (pazroach)時間16年前 (2009/07/20 22:35), 編輯資訊
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除了開 asic 之外，有興趣自己兜一組嗎？. http://www.onsemi.com/PowerSolutions/parametrics.do?id=237. 我對於onsemi持續開發 discrete ECL logics這件事很有興趣，. 網頁上列出規格標示 10GHz D-FF, 還
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#1
[問題] 關於高速計數器的可行性
推噓2(2推 0噓 3→)留言5則，0人參與, 最新作者comarocker (就這樣結束了嗎?)時間16年前 (2009/07/20 19:46), 編輯資訊
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請問設計一個計數時脈為1 GHz左右. 且位元數不要太低(8位元左右)的同步計數器. 有可能實現嗎. 請版友提供一下意見. 或給個方向該如何找資料. 感恩囉. --. * ☆ * * ☆. *. 承諾,在離別之後..... *. 成了最沉重的包袱..... ☆ *. ☆ * ☆. --. ※ 發信站
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