討論串[問題] verilog
共 9 篇文章
內容預覽:
loop generate的indexing variables要用genvar宣告，. procedural loop一般用integer宣告。. 要寫出可合成的for loop要把握"迭代次數是常數"的原則。. 原po的case的語法就有問題，Verilog的標準應該不允許這種case, for
(還有411個字)
內容預覽:
目前手邊沒有工具. case裡面很多有規則的數字. 我想用for loop取代. 以下這種語法會有錯 可合成嗎. 下面大概寫一下概念. 謝謝. input wire [(CH_WIDTH-1):0] rch [(CH_NUM-1):0]=0;. input wire [(CH_WIDTH-1):0]
(還有410個字)
內容預覽:
不好意思 我想請問一下. 下面是我的code的其中一個module. module HalfAdder( co, sum, a, b );. input a, b;. output co, sum;. xor x1( sum, a, b );. and a1( co, a, b );. endmod
(還有31個字)