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討論串[問題] CPLD在POWER ON問題
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#8
Re: [問題] CPLD在POWER ON問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者acelp (未來，一直來一直來)時間18年前 (2007/05/24 08:56), 編輯資訊
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剛power on時 版子的reset電路應該不應該動作?. 當板子上的reset電路動作時 reset時間多長?. CPLD有沒有拿此reset做whole chip reset? reset時間多長?. 理論上當你在reset時 你的IO很好搞定 設成input就好. 離開reset時 CPLD
#7
Re: [問題] CPLD在POWER ON問題
推噓3(3推 0噓 5→)留言8則，0人參與, 最新作者henry9102017 (小豬仔)時間18年前 (2007/05/23 22:12), 編輯資訊
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請問您LED是輸入high才會亮嗎?. 假如是的話. 那就換個方式. 改成輸入low才會亮. 或許經過這種小小的改變. 就不會發生這種情形了!!. 以上是我的突發奇想. 有錯請指正. 謝謝!. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 59.104.28.121.
#6
Re: [問題] CPLD在POWER ON問題
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者acelp (未來，一直來一直來)時間18年前 (2007/05/23 20:04), 編輯資訊
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我的意思就是如此 外面電路怎麼改是一回事. 但是CPLD的IO會這麼uncontrollable嗎?. 應該不會 連點個LED都有問題?. 那就是IO的設定有問題 可能是driving signal也可能是pad pull up/dwon?[恕刪]--. ※ 發信站: 批踢踢實業坊(ptt.cc).
#5
Re: [問題] CPLD在POWER ON問題
推噓1(1推 0噓 3→)留言4則，0人參與, 最新作者MasterChang (我愛ASM)時間18年前 (2007/05/23 17:01), 編輯資訊
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1.我講的不是三態閘(tri-state buffer)是三態拴鎖(3-state latch). 讓latch在邊緣觸發(確實的從L->H或H->L)，比如拴鎖致能是Low那就. 是邊緣觸發且為Low(負緣觸發)時才有輸出，上電初始狀態就是Z (高. 阻抗). 2.acelp兄講的應該是內部res
(還有199個字)
#4
Re: [問題] CPLD在POWER ON問題
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者twomix46 (歐洲)時間18年前 (2007/05/23 13:08), 編輯資訊
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不需要使用穩壓IC吧. 我提供一個簡單線路. 用一個四4伏的ZD和NPN電晶體和一個電阻. 5V o-------C E---------o 3.3V. | \ / |. | ---B---- |. | | 負載. --1K---| |. | GND. ZD 4V. |. |. GND. --. ※
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