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討論串[問題] CPLD在POWER ON問題
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#3
Re: [問題] CPLD在POWER ON問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者acelp (未來，一直來一直來)時間18年前 (2007/05/23 12:52), 編輯資訊
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讓CPLD在power on時 reset拉比較長一點. 那就沒有剛power on還是暫態導致邏輯無法控制. IO也不會自己無緣無故推1出來點led. 而再reset時 讓IO變成input 這樣也不會導致led亂閃. 事實上方法很多種 IO不是uncontrollable. --. ※ 發信站:
#2
Re: [問題] CPLD在POWER ON問題
推噓5(5推 0噓 5→)留言10則，0人參與, 最新作者MasterChang (我愛ASM)時間18年前 (2007/05/23 11:54), 編輯資訊
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把I/O設計成Tri-State的Latch就可以了，讓系統一開始就在高組. 態。若你的LED是負邏輯設計，應該是不會亮的。或是直接用74373. 跟LED信號輸入相連(在CPLD設計中，非真實I/O). 另有關3.3V 電源設計，若你是用基納來穩壓，由於CPLD有最小耗. 電流，還有LED的消耗電
(還有240個字)
#1
Re: [問題] CPLD在POWER ON問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者paullai (保羅)時間18年前 (2007/05/22 20:50), 編輯資訊
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我這學期修微處理機. 剛好其中有一個是利用外接麵包版做 可調duty cycle的方波產生器. 可以試看看在input端加2個Not gate 在前端. (因為我之前做出來的波形不漂亮. 但是經過2個 not gate 修飾之後變整齊了). 然後我還在Not gate 的 Vcc 和 gnd 端 加
(還有66個字)
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