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討論串請問verilog 語法的概念
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#5
Re: 請問verilog 語法的概念
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者bbpoetry.時間19年前 (2006/09/09 02:01), 編輯資訊
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※ 引述《iba.bbs@bbs.ncku.edu.tw (新竹大悶鍋-下棋囉)》之銘言：. > 小弟最近想自學verilog , 看了一本設計實務的前言裡面提到,. > 設計者可以用 transistor model, gate level model, register transfer lev
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#4
Re: 請問verilog 語法的概念
推噓3(3推 0噓 2→)留言5則，0人參與, 最新作者pow (體脂肪35%)時間19年前 (2006/09/03 10:50), 編輯資訊
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嗨！我不是高手. 不過要請問一下. 你是想學ASIC Design還是Verilog. 前者指設計ASIC的整套方法，後者單指那個語言. 如果是想學前者的話. 我認為花時間的比重差不多是. design:40%. coding:10%. debug(verification):50% - ∞. 然後
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#3
Re: 請問verilog 語法的概念
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者tkhan (腦殘)時間19年前 (2006/09/01 10:40), 編輯資訊
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以目前的IC design不會用到上述的兩種方法，原因是電路太過複雜. 用transistro和gate level做design大概會做到死，另外，這兩種. 都是technology dependent，換一種製程的話整個design要重改... 一般的IC design都是使用此種方法，單純的c
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#2
Re: 請問verilog 語法的概念
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者netstraveler (渡邊昇)時間19年前 (2006/09/01 10:07), 編輯資訊
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※ 引述《iba.bbs@bbs.ncku.edu.tw (新竹大悶鍋-下棋囉)》之銘言：transistor model:用電晶體來兜你的電路gate level model:用邏輯閘來兜你的電路. register transfer level:又稱RTL,較抽象的電路描述形式,. 主要的考量觀
#1
請問verilog 語法的概念
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者iba.時間19年前 (2006/09/01 10:01), 編輯資訊
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小弟最近想自學verilog , 看了一本設計實務的前言裡面提到,. 設計者可以用 transistor model, gate level model, register transfer level. 及 behavioral model 等四種不同層次的表示法來描述所設計的電路,. 想請教各為
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