Re: 請問verilog 語法的概念
※ 引述《netstraveler (渡邊昇)》之銘言：
: ※ 引述《iba.bbs@bbs.ncku.edu.tw (新竹大悶鍋-下棋囉)》之銘言：
: : 小弟最近想自學verilog , 看了一本設計實務的前言裡面提到,
: : 設計者可以用 transistor model, gate level model, register transfer level
: : 及 behavioral model 等四種不同層次的表示法來描述所設計的電路,
: : 想請教各為大大, 這四種不同層次的表示法不同之處在那? 是否有其使用時機或是
: : 各個表示法有無其優缺點? 還請有經驗的大大能分享一下您們使用verilog 上的心
: : 得與經驗, 謝謝~~
: transistor model:用電晶體來兜你的電路
: gate level model:用邏輯閘來兜你的電路
以目前的IC design不會用到上述的兩種方法，原因是電路太過複雜
用transistro和gate level做design大概會做到死，另外，這兩種
都是technology dependent，換一種製程的話整個design要重改..
: register transfer level:又稱RTL,較抽象的電路描述形式,
: 主要的考量觀點就是暫存器的資料轉移流向
一般的IC design都是使用此種方法，單純的combinational logic和
sequential logic。
: behavioral model:最抽象的電路描述形式,近似於傳統程式語言,
: 目前還不適合用來撰寫真正的電路,多用來寫testbench
語法最不嚴謹，用於testbench之中，只要能夠造出你要的stimulus vector
即可，另外通常behavioral code不做合成之用。
題外話，要學只要把RTL和behavior學好就可以，難度的話，個人覺得
testbench要比RTL難寫多了。
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 61.66.243.100
討論串 (同標題文章)