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討論串[問題] verilog的小問題
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#5
[問題] verilog的小問題
推噓2(2推 0噓 12→)留言14則，0人參與, 7年前最新作者baoerking (basketball)時間16年前 (2009/05/17 16:09), 編輯資訊
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請問各位大大，為什麼我以下的程式中，. d1不會如我所預期的dealy一個clock才有值. 呢？. always@(posedge clk_HBF2 or posedge reset) begin. if(reset==1). d1<=0;. else. d1<=data_in;. end. 但如
(還有17個字)
#4
Re: [問題] verilog的小問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者eggplant (茄子)時間19年前 (2006/05/08 11:43), 編輯資訊
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lpm_rom是Quartus自行產生block的megafunction. 我猜是你寫的ROM Quartus把他自行合成了. 然後合成完有這些控制的node永遠enable. 一個方法是自己手動使用megafunction. 這個問題應該可以解決. 不然rom的行為還算單純 (因為實在不知道Qu
#3
Re: [問題] verilog的小問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者CCcoor (要開學囉)時間19年前 (2006/05/07 13:58), 編輯資訊
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那我就先post囉 ^ ^ 也請會的大大給我指教. title: 這邊是寫一個有64個26bits的ROM. 輸入輸出只有input/output各一個 沒其他任何腳位. (warning 有20個). Warning: TRI or OPNDRN buffers permanently enabl
(還有192個字)
#2
Re: [問題] verilog的小問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者eggplant (茄子)時間19年前 (2006/05/07 13:22), 編輯資訊
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Quartus II在編譯的時候做了非常多的事. 所以對於語法要求很嚴格. 沒事都要Warning一下. 不過還是有些Warning值得注意. 就算waveform看起來對. 系統大的時候不可能檢查完所有的I/O組合. 不如把Warning post上來. 大家可以一起討論. --. ※ 發信站:
#1
[問題] verilog的小問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者CCcoor (要開學囉)時間19年前 (2006/05/07 04:34), 編輯資訊
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請問使用Quartus II compile跟跑waveform. 都會有一些warning的存在 怎麼改都改不掉. 但是waveform跑出來的答案都對 (我猜想可能是我寫的語法有問題). 那這樣之後layout或是製作晶片時. 會有後遺症嗎?. 請懂的大大幫我說明一下 非常感恩. --. --.
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