[問題] verilog的小問題
請問各位大大，為什麼我以下的程式中，
d1不會如我所預期的dealy一個clock才有值
呢？
always@(posedge clk_HBF2 or posedge reset) begin
if(reset==1)
d1<=0;
else
d1<=data_in;
end
但如果我用subblock的方式去呼叫，
subblock f1(.out(out),.clk(clk),.in(data_in));
就可以看到dealy的效果，請問是為什麼呢？？？
我應該怎麼寫會比較好呢？請大大幫忙，謝謝
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