[問題] pipeline bubble 如何清除
小弟有個問題
想請問各為大大~
最近在學verilog有些pipeline的問題
假如我有5級的pipeline的電路
那我資料再傳遞的時候，如果發生有bubble的現象，請問該怎麼排除此狀況?
基本I/O port
input [9:0] d_in;
input clk,rst;
input bubb;//為1做為bubble的清除信號
output [9:0] d_out;
output rst_out;
output bubb_out;
always@ (posedge clk or negedge rst)begin
if (!rst)
.
.
.
else
if (bubb == 1)
?
?
?
else
?
?
?
end
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 123.195.6.136
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※ 編輯: syuan08 (123.195.6.136), 10/15/2016 17:13:17
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就是hazard的概念，資料是有找不過就是有點不了解!
不知道該怎麼寫!!
※ 編輯: syuan08 (123.195.6.136), 10/15/2016 19:16:56
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推
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