Re: [問題] 電路合成及APR 含SRAM(5/31問題更新)
以backend的角度來看
排除你simulation上都沒有任何問題
我會認為是你script出了問題
用dc合成完之後 所產生的netlist
應該都要包含所有的memory或是其他hard macro
一般來說, script都會先寫好reprot timing的指令
我們會預期clock是ok的 但有的時候會出現不可預期的問題
所以 report_clock 這個指令很重要
因為跟CLK有關的指令 不外乎create clock及false path之類的
這些沒設好 report就會變得很奇怪
你現在遇到這問題 不管是在dc還是soce,
若妳現在是從report timing中覺得clk似乎沒被吃進去
那就是先看tool能不能報出clock的資訊
如果有報得出來 但是report上的路徑沒吃到
那我建議你看一下simulation是不是也這樣 有可能你接得不好
如果報不出來 你去dc合成的環境再報一次report_clock
若dc也報不出來 就是你create_clock點有問題
※ 引述《hkrist (豆)》之銘言：
: 5/31更新
: 目前經過幾位版友的回覆之後，部分問題已經獲得解決。現在依然遇到的最大問題是在
: floorplan的階段將sram及其他cell擺入之後，使用report timing去check wns等資訊時，
: 會出現0和N/A的結果，看起來像是沒有吃到clk。在我去觀察接線的時候，發現clk pad是
: 接到一個sram output buffer的output，不知道有沒有版友知道為什麼會發生這樣的情形
: 呢?
: ------------------------------------------------------------------------------
: 各位版友好，小弟最近在做電路的合成及APR，主要電路就只是BIST接上SRAM
: 大致上的流程都清楚，但是之前做的電路中都沒有包含SRAM的部分
: 所以這次是第一次做有memory在內的電路，我看到只需要將memory compiler產生出的
: lib轉成db並且在一開始連同製程db一起讀入design compiler即可
: 目前我將top module(包含我的電路以及與sram module的接線)讀進dc中
: 不知道為什麼我的電路I/O總共只有18個，但是在dc的block diagram中卻跑出port 19
: 進入下一層的電路中查看後，發現是一個完全懸空的port(有前輩跟我說這是dc的bug)
: 請問有沒有可能是哪個部分沒寫好產生的問題，或真的是dc的bug呢?
: 另外我的sram有3bit的EMA控制線，從0~7分別會有不同的access time(0是min 7是max)
: 但事實上EMA=0~3的access time值才是正常的，4~7的時候access time=999ns
: 所以導致我合成後的電路slack都會是-99X，目前是先使用set_case_analysis的指令
: 將EMA的訊號設為011去分析，不知道有沒有其他辦法可以讓dc預設分析的case就是EMA=3
: ------------------------------------------------------------------------------
: APR的部分我是使用SOCE，拿上述合成後的電路來操作時，開始Import都沒有太大的問題
: 但是在進行floorplan時，ratio和utilization的值設為1.6和0.8
: apply之後會變成1.0和0.0X而已，怎麼更改都會停在這個範圍左右
: 接著嘗試直接用auto floorplan將sram的hard macro擺入時，tool似乎是認為我的電路裡
: 並沒有SRAM這個module，所以沒有擺入任何的hard macro，請問這有可能是什麼問題呢?
: APR時使用的CHIP.v是將合成後的電路外面再包上一層接了pad
: 也就是說我在APR中電路的hierarchy是
: CHIP--top--BIST
: |
: |-SRAM
: 不知道有可能是什麼因素導致tool認為我的電路並沒有SRAM呢?
: P.S.因為是BIST接上SRAM電路，所以SRAM吃到的clock是有經過一個MUX選擇
: ------------------------------------------------------------------------------
: 這陣子做過許多嘗試，只將BIST部分拿去合成，之後再使用top將BIST和SRAM相接，最後
: 在包一層CHIP來接pad
: 這個做法在APR時可以將SRAM的macro擺入，但是將standardcell也擺入後去report timing
: 從結果顯示看來是沒有吃到clock，所有數值都是0和N/A，但是不擺放SRAM只擺cell的時候
: 可以report出那些參數的值，所以我才認為是SRAM的問題，導致後面一連串的錯誤
: 問題敘述有點繁複，但為了正確說明我的情況，還請大家見諒並請知道可能的問題點的前
: 輩不吝指教，先謝謝耐心看完的前輩們。
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