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討論串[問題] 電路合成及APR 含SRAM(5/31問題更新)
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Re: [問題] 電路合成及APR 含SRAM(5/31問題更新)
推噓0(0推 0噓 3→)留言3則，0人參與, 最新作者asd1436 (阿北)時間10年前 (2015/06/04 16:45), 編輯資訊
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以backend的角度來看. 排除你simulation上都沒有任何問題. 我會認為是你script出了問題. 用dc合成完之後 所產生的netlist. 應該都要包含所有的memory或是其他hard macro. 一般來說, script都會先寫好reprot timing的指令. 我們會預期c
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[問題] 電路合成及APR 含SRAM(5/31問題更新)
推噓3(3推 0噓 47→)留言50則，0人參與, 最新作者hkrist (豆)時間10年前 (2015/05/28 13:45), 10年前編輯資訊
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5/31更新. 目前經過幾位版友的回覆之後，部分問題已經獲得解決。現在依然遇到的最大問題是在. floorplan的階段將sram及其他cell擺入之後，使用report timing去check wns等資訊時，. 會出現0和N/A的結果，看起來像是沒有吃到clk。在我去觀察接線的時候，發現clk
(還有1575個字)
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