Re: [問題] APR時的clock network delay
※ 引述《onequarter (加勒比)》之銘言：
: 各位好
: 我的design設定是在posdege輸出
: pattern檢查則是在negedge檢查
: 因此outdelay設定為clock period的一半
: 但在APR的時候
: 由於加上了clock network dealy 和 out pad delay
: 使得delay 大於 clock period的一半
: 有聽說可以將chip裡面的clock拉出作為pattern的clock
: (加上D_CLK=CLK)
: 想請問一下
: 我在.sdc file 該如何設置才能讓tool考慮到這種情況 ??
: 另外直接將D_CLK拉出 tool會將他加到CTS裡面嗎?? 還是要額外設定??
: 謝謝
基本上你看sdc,
只要是有 create_clock, create_generate_clock的,
tool在長CTS時就會一起長,
除非你clock不多, 用inst port 一根一根長
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然後在APR的時候, 你說clock network delay 大於 clock period的一半,
首先你該看的是, 你clock的架構是否合理,
又為什麼會長那麼長?
是否clock tree有長短腳的情形? 又或者有clock recovergent 跟 overlap?
先看架構, 再看clock tree實際長出來長得好不好.
當然最重要的, 在timing constraint正確的情況下要能pass timing,
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另外, sdc中output delay的設置是代表從apr的port到capture Register的D pin的時間
你說的會比較像是要去做boundary constraint,
用output port的clk去砍output port的data,
所以應該做到的是data latency skew要小, 然後再去調整內部clock去砍這些data
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有時候覺得筆記本就像我們的人生，
縱使荒唐、輕狂、悲傷、喜悅、痛苦在上頭無秩序的散佈，但那又如何？
一本被寫滿的筆記本至少曾經裝載過感情，
比徒留空白就隨手置於那疊筆記本墳的來的幸運。
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