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討論串[問題] APR時的clock network delay
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Re: [問題] APR時的clock network delay
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者onlykals (相摩)時間13年前 (2012/12/08 15:03), 編輯資訊
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基本上你看sdc,. 只要是有 create_clock, create_generate_clock的,. tool在長CTS時就會一起長,. 除非你clock不多, 用inst port 一根一根長. --. 然後在APR的時候, 你說clock network delay 大於 clock p
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[問題] APR時的clock network delay
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者onequarter (加勒比)時間13年前 (2012/12/08 14:03), 編輯資訊
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各位好. 我的design設定是在posdege輸出. pattern檢查則是在negedge檢查. 因此outdelay設定為clock period的一半. 但在APR的時候. 由於加上了clock network dealy 和 out pad delay. 使得delay 大於 clock
(還有51個字)
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