Re: [問題] verilog增長impulse問題

看板Electronics作者kameng (kameng)時間11年前 (2012/11/25 21:36)推噓1(1推 0噓 2→)

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※ 引述《trimos (moss)》之銘言： : 剛學VERILOG就遇到瓶頸了.... : 想請教一下 : 我有一個8個單位時間的impulse : ________ : ______________| |____________ : 想問一下要怎麼生成10個單位的impulse : ________ : ______________| |____________ : 變成=> : __________ : ______________| |__________ : 之前有看過可用reg去新增 : 再貼在後面 : 但小弟想了很久想不出來.... ___________ A _____________| |_________________ 經過兩個delay (DFF, etc) ____________ B _______________| |______________ C=A or B ______________ C _____________| |________________ 是這樣嗎? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 27.109.163.249 ※ 編輯: kameng 來自: 27.109.163.249 (11/25 21:58)

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trimos

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doublewhi

11/26 00:50, , 2^F

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推

lc85301

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