Re: [問題] 如何判斷AGC的Phase Margin

看板Electronics作者iiiikkk (東森媒體科技)時間13年前 (2012/06/17 10:37)推噓2(2推 0噓 5→)

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※ 引述《iiiikkk (東森媒體科技)》之銘言： : 不知道有沒有人碰過Analog AGC feedback的電路的stability問題? : 電路系統如下: : 1.一個Differential RF Amplifier: : (輸入為Vin, 輸出為Vout, Bias 電流為Iin, 在Freq=2GHz時的阻抗=Zo, 其它頻率=0) : 2.一個Differential Peak Detector: : (偵測Amplifier的Vout, 會轉化為dc voltage稱Vdc1) : 3.一個比較器:(DC gain=A1, 參考電壓為Vref) : 當Vref > Vdc1時: 表示Vout太低, 比較器會feedback 較大的Bias電流控制Amp : 當Vref < Vdc1時: 表示Vout太大, 比較器會feedback 較小的Bias電流控制Amp : ---------------------------------------------------------------------------- : 我的問題如下: : 1.因為Peak detector是non-linear的電路, 再加上RF Amplifier在2GHz才會有gain, : 那麼如何去分析/模擬此電路的phase margin? : 2. 由於Peak detector是differential的電路, 如果由ac 去simulation, : 那麼在PD的輸出剛好是common mode點, 就剛好沒信號了... : 感恩我的想法是 1.Differential PD若Vdsat夠小, 在任一個時間點可以看成with tail current的source follower-->這樣PD輸出就有信號 2.RF Amplifier在2GHz才有gain (A2), 所以我把LC tank load 置換成PMOS diode load 並且dc gain=A2, 並且此load所貢獻的pole放在>>W3dB的位置, 不影響phase margin 3.強制在比較器給一個dc電壓(Vref), 去等效在最終鎖定時的操作點以這個模型去模擬整體feedback loop, 的確可以模擬出open loop gain/phase margin 但是很擔心這樣的想法是有bug的地方, 造成震盪請版友不吝指教，　謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.0.109

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