Re: [心得] verilog code 語法心分享
※ 引述《Zephyr750 (紅蓮西風750)》之銘言：
: 先說我不是高手！但是在verilog中略有心得
: PTT的C_CPP版得知Programing版
: 在Programing版討論HDL串中發現此版
: 小小的瀏覽一下發現對於verilog有很多討論
: 就想在此與版友分享
: ----------------癈話完畢--------------------
吃光光
: 以上，應該可以應付很多新手觀念上模糊的問題了！
: 之後只要依一開始講的方向去做，合成完看RTL、synthesis report的時間估計
: 以及檔案之間的變化，慢慢的就可以成為高手了！
: 而合成的過程也可以在coding時掌握住！也就有寫元件的感覺了....
: 在那時，如果有人問你，你可以說「我不是高手！不過略懂..」
: 跟別人分享心得，互相成長！
本篇完全只是想補足之前隨手寫的一些資料
以全華翻譯的《Verilog HDL》（中文本）做為參考資料
1. = 與 <=（P.7-9）
=：依序執行
<=：安排執行順序不受敘述前後位置影響
2. ~ 與 !（P.6-10）
!：邏輯上的"NOT"
~：逐位元相反（1的補述）
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 219.81.203.212
※ 編輯: Zephyr750 來自: 219.80.134.121 (05/02 15:56)
討論串 (同標題文章)
本文引述了以下文章的的內容：
完整討論串 (本文為第 2 之 3 篇)：