[問題] verilog 計時器要如何停止

看板Electronics作者pikachu2005 (Pikachu)時間13年前 (2010/12/31 18:09)推噓2(2推 0噓 24→)

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請問各位，我在寫ㄧ個計數器的程式~ input：clk1 clk2 reset output：out3 動作是有兩個方波pulse輸入，分別是clk1跟clk2 當偵測reset為負緣時，就把計時的值清除為0 reset放開時，計時器同時開始對f1與f2計數~ 當f1值計數到5次時，就把f2值丟給out3輸出並停止計數(out3就不會在變) 當下一次按下reset時~整個電路在重新計時~ 我寫的程式如下： /////////////////////////////////////////////////////////////////// module counter1(reset,clk1,clk2,out3); input reset,clk1,clk2; output [8:0] out3; reg [8:0] out1; reg [8:0] out2; reg [8:0] out3; reg ee; //---------------------------------------// always@(posedge clk1 or negedge reset) begin if (!reset) out1=0; else if(ee==1) out1=out1+1; end //---------------------------------------// always@(posedge clk2 or negedge reset) begin if (!reset) out2=0; else if (out1<5) begin out2=out2+1; ee=1; end else begin ee=0; out3=out2; end end //---------------------------------------// endmodule /////////////////////////////////////////////////////////////////// 但是燒錄到FPGA裡面，用LED接出來看，結果還是錯誤(輸出的值亂跳)~@@ 因為我之前沒上過verilog，自己看書學，為了解決這問題，借了幾本verilog的書~ 試了很久還是失敗，請問我這程式這樣寫是不是有些用法錯誤? 另外請問，verilog裡面可以放多個always@()這個東西嗎?因為我看到範例程式好像都只寫ㄧ個always@()? 謝謝~ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 120.114.64.82

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