看板 [ Electronics ]
討論串[問題] verilog 計時器要如何停止
共 2 篇文章
內容預覽： 開啟 | 關閉 | 只限未讀
首頁
上一頁
1
下一頁
尾頁
#1
[問題] verilog 計時器要如何停止
推噓2(2推 0噓 24→)留言26則，0人參與, 5年前最新作者pikachu2005 (Pikachu)時間13年前 (2010/12/31 18:09), 編輯資訊
1
0
0
內容預覽:
請問各位，我在寫ㄧ個計數器的程式~. input：clk1 clk2 reset. output：out3. 動作是. 有兩個方波pulse輸入，分別是clk1跟clk2. 當偵測reset為負緣時，就把計時的值清除為0. reset放開時，計時器同時開始對f1與f2計數~. 當f1值計數到5次時，
(還有1014個字)
#2
Re: [問題] verilog 計時器要如何停止
推噓3(3推 0噓 1→)留言4則，0人參與, 最新作者colinshih (Colin Shih)時間13年前 (2011/01/09 00:58), 編輯資訊
0
0
0
內容預覽:
你的 code 懶的看 (因為太鳥). assume clk1, clk2 async.. //clk1 domain. always @(...). if(!rst_) f1 <= 0;. else (f1_en) f1 <= f1 + 1;. assign f1_en = f1 < 5;. //
(還有508個字)
首頁
上一頁
1
下一頁
尾頁