Re: [問題] 關於LAYOUT元件MODEL使用的問題

看板Electronics作者ohya74921 (加百利)時間15年前 (2010/09/26 16:07)推噓3(3推 0噓 2→)

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先在此謝過回文的朋友另外想再請問一下我有時會從instance裡叫現成的model出來參考畫法但是刪掉以後會留下他的 instance name 跟一些端點的定義如下網址中的圖 http://www.wretch.cc/album/show.php?i=gabrielhong&b=3&f=1383391765&p=0 那些字要怎麼除掉阿 = = 還是說不會有影響？麻煩了 :) ※ 引述《ohya74921 (加百利)》之銘言： : 各位版上的高手好 : 目前我在著手Power Amplifier的layout : 使用的製程是 TSMC 0.35um MIX Signal Mode (2P4M) : 電路架構是 CS - CG Cascode (兩顆皆為 L=0.35um ) : 偏壓選在 5v : 而我在用cadence畫layout時發現 : TSMC提供的Model : 5V NMOS Transistor 的 Gate-Length 最小只能到 0.5um : 若要 L=0.35um : 只能選 : 3V NMOS Transistor : 若我選 3v Model去畫layout : 到時偏壓給 5v 是不是會出問題 (崩潰?) : 煩請高手指點 : 感謝:) -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 111.251.197.127

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