[問題] 關於LAYOUT元件MODEL使用的問題

看板Electronics作者 (加百利)時間13年前 (2010/09/23 14:46), 編輯推噓6(6推 0噓 2→)
留言8則, 6人參與, 最新討論串1/2 (看更多)
各位版上的高手好 目前我在著手Power Amplifier的layout 使用的製程是 TSMC 0.35um MIX Signal Mode (2P4M) 電路架構是 CS - CG Cascode (兩顆皆為 L=0.35um ) 偏壓選在 5v 而我在用cadence畫layout時發現 TSMC提供的Model 5V NMOS Transistor 的 Gate-Length 最小只能到 0.5um 若要 L=0.35um 只能選 3V NMOS Transistor 若我選 3v Model去畫layout 到時偏壓給 5v 是不是會出問題 (崩潰?) 煩請高手指點 感謝:) -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.115.72.67 ※ 編輯: ohya74921 來自: 140.115.72.67 (09/23 14:46)
推
09/23 16:07, , 1F
可能會，我只能這樣講，當然也可能不會，但是不建議
09/23 16:07, 1F
推
09/24 00:14, , 2F
3V device 的 Vgs 應該沒機會撐到5V. Vds 的話有機會
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下 Testkey 回來量看看吧
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09/24 02:53, , 4F
建議使用5V Model 3V Model |Vgs|:0~3.3V (請看技術文件)
09/24 02:53, 4F
推
09/24 08:36, , 5F
Gate Oxide 會有可靠度問題 使用年限下降
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推
09/25 00:58, , 6F
內文中是不是有一些東西稍微低調比較好啊?
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推
09/25 01:34, , 7F
我看過是還好，沒提到任何技術參數
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09/26 16:05, , 8F
謝謝各位!
09/26 16:05, 8F
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