[問題] 有關verilog
我想要可以產生不同寬度和不同數目的wire(內部使用)
不知道要怎麼寫 想請大家幫幫忙
目前構想:
genvar w;
generate
for(w=2;w<=4;w=w+1) begin : inner_wire
wire [2**w:1] ww [w:1];
end endgenerate
希望可以產生
2個4bit wire
3個8bit wire
4個16bit wire
這樣應該是錯的 不知道該怎麼寫
還是wire不能這樣用? 謝謝
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