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討論串[問題] 有關verilog
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[問題] 有關verilog
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者evoker1984 (我思˙故我在)時間14年前 (2010/06/10 19:39), 編輯資訊
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我想要可以產生不同寬度和不同數目的wire(內部使用). 不知道要怎麼寫 想請大家幫幫忙. 目前構想:. genvar w;. generate. for(w=2;w<=4;w=w+1) begin : inner_wire. wire [2**w:1] ww [w:1];. end endgene
#2
Re: [問題] 有關verilog
推噓0(0推 0噓 1→)留言1則，0人參與, 最新作者zxvc (執著)時間14年前 (2010/06/10 21:53), 編輯資訊
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你這樣寫是可行的。只是要用hierarchical path name作reference。. 例如以下可用Xilinx XST 12.1合成。. ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~. module Test(. output [2*4+3*8+4*16-1:0] o,
(還有668個字)
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