Re: [問題] verilog 改成隨機輸入時為什麼沒輸出?

看板Electronics作者CompileUltra (超強合成器)時間15年前 (2010/04/06 22:55)推噓3(3推 0噓 2→)

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小弟建議這位大大準備個: 1.verilog或數位電路的書 2.ncverilog 3.verdi 把testbench, input/output pattern, 電路架構, 仔細的想過後跑模擬sim出來再把電路這部份放進altera裡面這樣會比較好也比較有效率 ※ 引述《psw (ICK)》之銘言： : 各位先進大大好, : 跟各位請教個問題.. : 原本1是a,b,x是我自定的輸入值,這樣可以正確的輸出值, : 2改成隨機輸入a,b,x時郤沒有輸出值,問題在哪? = = : 第一個解決問題者,小弟給你P幣二百(因為沒什麼可以給的 = =) : BestRegards : ^^ : 以下的codecsh 1和2 : --- : 1. : module modtest( : input [4:0] x, : input [4:0] a,b, : input clock, : output [12:0] m : ); : reg [12:0] x_1; : always@(posedge clock) : begin : a=8; : b=4; : x=7; : x_1=512-((1024*((x-a)))/b); : end : assign m=x_1; : endmodule : --- : 2. : module modtest( : input [4:0] x, : input [4:0] a,b, : input clock, : output [12:0] m : ); : reg [12:0] x_1; : always@(posedge clock) : begin : x_1=512-((1024*((x-a)))/b); : end : assign m=x_1; : endmodule -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 118.160.165.192

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finalhaven

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bighead319

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