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討論串[問題] verilog 改成隨機輸入時為什麼沒輸出?
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Re: [問題] verilog 改成隨機輸入時為什麼沒輸出?
推噓3(3推 0噓 2→)留言5則，0人參與, 最新作者CompileUltra (超強合成器)時間15年前 (2010/04/06 22:55), 編輯資訊
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小弟建議這位大大. 準備個:. 1.verilog或數位電路的書. 2.ncverilog. 3.verdi. 把testbench, input/output pattern, 電路架構,. 仔細的想過後跑模擬sim出來. 再把電路這部份放進altera裡面. 這樣會比較好 也比較有效率. --.
#1
[問題] verilog 改成隨機輸入時為什麼沒輸出?
推噓5(5推 0噓 17→)留言22則，0人參與, 7年前最新作者psw (ICK)時間15年前 (2010/04/05 17:24), 編輯資訊
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各位先進大大好,. 跟各位請教個問題... 原本1是a,b,x是我自定的輸入值,這樣可以正確的輸出值,. 2改成隨機輸入a,b,x時郤沒有輸出值,問題在哪? = =. 第一個解決問題者,小弟給你P幣二百(因為沒什麼可以給的 = =). BestRegards. ^^. 以下的codecsh 1和2.
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