Re: [問題] Layout RC Delay
※ 引述《wxyz666 (vff )》之銘言：
: 在Layout的時候~我們都知道cell和cell之間距離越小越好
: 但是還是會有距離
: 請問大家~如果為了減少delay
: 應該注重降低R值還是C值呢？
: 把線寬變寬~R小、C大
: 還有一說法是
: 因為Gate端看進去的阻抗是無限大
: 所以沒有電流流入
: 因此C值比較重要
: 請問是這樣子嗎？
: 感謝
就速度考量，layout時，cell與cell之間的距離不能太小的說法並不是絕對。
（在0.13um下，彼此相鄰太近會有製程上的問題。）你應該要說，同樣寬度下，避免
用poly或是diffusion這類高阻值來當長的連接線使用。
另外，我們不會希望將線變寬，比起電容的影響，我們倒比較在乎它是否會撐大面積
(size)，畢竟，一寸area一寸金。老闆不會希望你只為了增加零點幾nS的時間，而將晶片
面積變大。
若無法使用較寬的線而使電阻降低，那我們會使用較低電阻的導線，好比M1不行就換M2
M2不行就換M3，或是乾脆M2與M3兩條合併使用，上頭打滿VIA，再不然若擔心電容的問題
那導線之間就隔遠一點，或是不要在彼此的下方跑線（避免電容的邊際效應(fringing
effect），再不然就在源頭加大一點driver的size，多插一點buffer，或是更改一下跑線
的架構....很多方法可以解決RC問題。
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在臺灣，何謂R&D工程師?
1.Reverse and Decap :IC反相工程，去膠，打開封裝，拍照，複製電路佈局。
2.Resign and Die :沒死的就操到辭職，沒辭職的就操到死。
3.Rework and Debug :計畫永遠跟不上變化，變化永遠跟不上老闆的一句話!
4.Relax and Delay :太過於輕鬆(Relax)，那麼就會Random Death (隨時陣亡)
但是外派到大陸的臺彎郎，晚上是R (鴨)陪客戶，白天是D (豬)任人宰割!
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 203.66.222.12
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推
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