[問題] DC Ultra與SoC Encounter
請問有用過Design Compiler Ultra (DC Ultra)不知道有沒有遇過一個問題？
就是產生出來的gate-level Verilog netlist讀進SoC Encounter後，
直到placement完，如果中途沒有作DFT scan chain reorder，
電路功能都還是正確的，甚至作到routing完都沒問題，
但只要有作scan reorder(不管何時)，電路功能就發生改變、不是原本的功能！
我有個接別人的Verilog design就有這種問題。
但我學長的Verilog design都可以順利的跑完，
DC Ultra+WLM+SoC Encounter with scan reorder。
但我的就是不行，我也試過DC Topo+SoC Encounter with scan reorder也是有問題。
但我如果不使用Verilog netlist格式，而使用
Synopsys DDC+DC Topo(使用DC Ultra)+IC Compiler with scan reorder
是可以跑到routing都不會有問題。
我懷疑過是轉出來的Verilog netlist有問題，但presim又是對的。
至於為什麼想用DC Ultra+SoC Encounter，
其實只是想知道究竟是不是哪種Verilog coding style會造成這奇怪的結果。
我為什麼會認定是SoC Encounter scan reorder出問題？
因為我有一次去trace一個訊號發現問題出在某個scan DFF的D輸入居然被reorder。
照正常來講scan reorder應該只是reorder Q到SI(scan in)的順序，不會動到D吧。
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