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討論串[問題] DC Ultra與SoC Encounter
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Re: [問題] DC Ultra與SoC Encounter
推噓2(2推 0噓 5→)留言7則，0人參與, 最新作者ilovepachaya (我是好牛肉)時間16年前 (2010/01/06 09:29), 編輯資訊
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假設您的design裡有類似shift reg.的功能. 這種情況應該是在使用DC Ultra時. 因為performance與area等等的考量. DC Ultra只會將您的shift reg."頭" 跟 "尾"置換成可scan的FF. 但是中間卻不會幫您置換(換不煥都是一樣的動作). 目前到現在
#1
[問題] DC Ultra與SoC Encounter
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者zxvc (執著)時間16年前 (2010/01/06 05:59), 編輯資訊
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請問有用過Design Compiler Ultra (DC Ultra)不知道有沒有遇過一個問題？. 就是產生出來的gate-level Verilog netlist讀進SoC Encounter後，. 直到placement完，如果中途沒有作DFT scan chain reorder，. 電
(還有509個字)
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