[問題] 關於design compiler TSMC .18合成的問題
最近在跑合成時
發現到DFF用negedge trigger會有問題
如下面所寫的code
module DFF (H,clk,reset,H_new);
input H,clk,reset;
output H_new;
reg H_new;
always @ (negedge clk or negedge reset)
begin
if (reset==1'b0)
H_new<=1'b1;
else
H_new<=H;
end
endmodule
我發現到合成出來的檔案
除了flip-flop外 還會加入一堆DLY4X1的硬體
如果是用posedge clk的話 合出來是正常的
就算我新生一個clk_bar把clk反向
並將clk_bar改成posedge trigger
合出來的硬體還是會像原先用negedge clk一樣會多了一些DLY4X1的硬體
由於我需要negedge trigger的function
但在合成時卻無法正確合出來
請問該問題該如何解決
謝謝
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◆ From: 124.10.36.24
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