有關fpga問題

看板Electronics作者 (muwahahahaha)時間16年前 (2009/07/04 02:47), 編輯推噓5(5推 0噓 9→)
留言14則, 7人參與, 7年前最新討論串1/2 (看更多)
code /////////////////// module (A, B, C, a, b, c, OUT) input A, B, C, a, b, c; output OUT; always @ ( A, B, C, a, b, c ) if (a) OUT = A; else if (b) OUT = B; else if (c) OUT = C; endmodule 請問我這樣寫一個 latch 會有什麼問題嗎 我用xlinx轉出來的 latch　很怪 我是希望當沒有條件符合時 OUT可以keep原本的質 但xlinx好像不行 這樣寫是不是有問題 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 123.195.212.174
推
07/04 07:14, , 1F
latch很怪是指output不對，還是他合的電路不符合預期??
07/04 07:14, 1F
推
07/04 13:28, , 2F
有問題
07/04 13:28, 2F
→
07/04 15:27, , 3F
它合出來是個multiplexer 不過我是希望他是個latch
07/04 15:27, 3F
※ 編輯: mogimnum 來自: 123.195.212.174 (07/04 15:30)
推
07/04 16:13, , 4F
你這樣宣告可以合成??? output "reg"
07/04 16:13, 4F
推
07/04 19:32, , 5F
latch正常情況不能出現 它無法推動後面的電路會有問題
07/04 19:32, 5F
→
07/04 19:34, , 6F
可以用一個序向佔存器來修正狀況
07/04 19:34, 6F
→
07/04 19:35, , 7F
暫
07/04 19:35, 7F
推
07/05 00:26, , 8F
你的condition除了a=1, b=1, c=1之外 還是有其他的組
07/05 00:26, 8F
→
07/05 00:27, , 9F
合阿 這樣怎麼能expect tool把你的原來值塞在最後的
07/05 00:27, 9F
→
07/05 00:31, , 10F
else呢? 可以試一下加上else if (~a&&~b&&~c) out=out
07/05 00:31, 10F
→
07/05 00:32, , 11F
運氣好 他會在後面給你補上latch 不過建議你一點~
07/05 00:32, 11F
→
07/05 00:33, , 12F
想做什麼電路就照電路的樣子去寫 這樣tool也好認~^^
07/05 00:33, 12F
→
11/11 15:14, , 13F
運氣好 他會在後面給你 https://daxiv.com
11/11 15:14, 13F
→
01/04 21:58, 7年前 , 14F
可以用一個序向佔存器來 https://muxiv.com
01/04 21:58, 14F
‣ 更多 mogimnum 的文章
文章代碼(AID): #1AJb9DFP (Electronics)
‣ 更多 mogimnum 的文章
文章代碼(AID): #1AJb9DFP (Electronics)