[問題] 請問一個基本的verilog問題
想請問一下
當資料要輸入進去一個呼叫的組合電路(在這邊舉的例子為一個乘法器"mult")時
mult U1 (.A(a),.B(b),.P(p));
a,b,p必須要是wire的形式還是reg也可以呢？
以下是一個簡單的例子
不知道各位大大覺得這樣可以嗎？
謝謝
module mod(I1,I2,out,clk,reset);
input [1:0] I1,I2;
output[2:0] out;
reg [1:0] I1_reg;
always @ (posedge clk)
begin
if (reset)
I1_reg <= 2'd0;
else
I1_reg <=i_reg+1;
end
mult U1(.A(I1_reg),B(I2),.P(out));
endmodule
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