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討論串[問題] 請問一個基本的verilog問題
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[問題] 請問一個基本的verilog問題
推噓2(2推 0噓 4→)留言6則，0人參與, 最新作者adgj103 (噗)時間15年前 (2009/05/03 03:16), 編輯資訊
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想請問一下. 當資料要輸入進去一個呼叫的組合電路(在這邊舉的例子為一個乘法器"mult")時. mult U1 (.A(a),.B(b),.P(p));. a,b,p必須要是wire的形式還是reg也可以呢？. 以下是一個簡單的例子. 不知道各位大大覺得這樣可以嗎？. 謝謝. module mod(
(還有119個字)
#2
Re: [問題] 請問一個基本的verilog問題
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者sasako (只想把你留在心中)時間15年前 (2009/05/03 08:04), 編輯資訊
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我覺得是可以的啦！. 就像是. wire [1:0] I1_wire = I1_reg ;. 然後你再把呼叫的mult裡面的I1_reg改成I1_wire. 拉一條線出來接在乘法器.... 不過你還是看看compile有無錯誤，沒有的話，應該是可以的吧!. --. ※ 發信站: 批踢踢實業坊(ptt
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