Re: [問題] 有會寫Verilog的神人嗎？

看板Electronics作者zxvc (修行)時間17年前 (2009/01/13 17:51)推噓1(1推 0噓 0→)

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※ 引述《LINAN322 (新熱血陽光男孩NN)》之銘言： : verilog如何將一個陣列傳入子module中 : 想請問一下會寫Verilog的神人， : 我們在寫verilog的時候， : 如何將一個陣列傳入子module中？？？ : 如： : //-----------------------------------------------------// : reg [9:0] a [1:0] //即長度為2bit的1*10的a陣列 : mod1 step1 (a,b) //傳入mod1 module，輸入a陣列，輸出b陣列 : //-----------------------------------------------------// : 以上就是mod1 setep1 (a,b)中的，a的格式，我不知道怎麼設定輸入？ : 我試過(a,b)，(a[0],b)，......等，都不行。 : 看過很多書， : 好像沒有人在用。 : 請問這個問題有人會嗎？？？ : 拜託幫忙了， : 謝謝。 : 我用的是ModelSim軟體，謝謝。你看你的mod1 module能不能改成只能處理一個vector。如果可以，你可以多次呼叫mod1來處理： mod1 setep0(a[0], b); mod1 setep1(a[1], b); 如果你想自動化產生mod1，可以用loop generate： genvar i; generate for(i = 0; i <= 1; i = i+1) begin:setepArray mod1 setep(a[i], b); end endgenerate -- 西方三聖：http://p8.p.pixnet.net/albums/userpics/8/3/553683/1193661731.jpg