[問題] verilog語法的問題
我如果寫一個4 bit的full adder
應該是像下面這樣寫吧
module ADDER(co out in1 in2 ci);
output [3:0] out;
output co;
input [3:0] in1, in2;
input ci;
wire [2:0] w;
FA1 fa0 (w[0], out[0], in1[0], in2[0], ci);
FA1 fa1 (w[1], out[1], in1[1], in2[1], w[0]);
FA1 fa2 (w[2], out[2], in1[2], in2[2], w[1]);
FA1 fa3 (co, out[3], in1[3], in2[3], w[2]);
endmodule
那我如果要在另外一個module裡面使用這個full adder
想要在這個full adder裡面輸入 0 0 0 in[0]和 0 0 0 in[1]相加
還有一個carry in一開始應該是輸入1'b0
ADDER ad0(); 括號裡面應該要怎麼填啊? in[0]和in[1]是這個新module的輸入
麻煩高手指點一下吧 謝謝囉
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