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討論串[問題] verilog語法的問題
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#2
Re: [問題] verilog語法的問題
推噓1(1推 0噓 1→)留言2則，0人參與, 最新作者rlpolo123 (腦殘沒藥醫)時間17年前 (2008/12/11 01:16), 編輯資訊
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先說明一下...我不是高手，不過剛好會就回文賺P幣. //wire co;. //wire [3:0]out;. ADDER ad0(.co(co),. .out(out),. .in1({3'b000, in[0]}),. .in2({3'b000, in[1]}),. .ci(1'b0). );
(還有409個字)
#1
[問題] verilog語法的問題
推噓2(2推 0噓 1→)留言3則，0人參與, 最新作者Rivendell (人面桃花)時間17年前 (2008/12/11 00:18), 編輯資訊
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我如果寫一個4 bit的full adder. 應該是像下面這樣寫吧. module ADDER(co out in1 in2 ci);. output [3:0] out;. output co;. input [3:0] in1, in2;. input ci;. wire [2:0] w;.
(還有268個字)
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