[問題] 請問這樣的觀念對嗎(verilog HDL)?
看板Electronics作者Vampirespit (Vampirespit)時間17年前 (2008/08/25 19:58)推噓0(0推 0噓 0→)留言0則, 0人參與討論串1/3 (看更多)
假如說我1個大模組
裡面包了5個正緣觸發的小模組
(也就是說有五個模組各負責其功能 但都是正緣觸發)
意示圖↓
─────────────────────────────
大模組( 輸入時脈clk )
{
小模組1(正緣觸發) outputI=inputI+1
小模組2(正緣觸發) outputII=inputII-2
小模組3(正緣觸發) outputIII=inputIII*3
小模組4(正緣觸發) outputIV=inputIV/4
小模組5(正緣觸發) outputV=inputV+5
}
─────────────────────────────
想法一.↑上圖大模組內的接線已省略 功能則是從小模組1接至小模組5
完成 outputV= { [(inputI+1-2)*3]/4]+5 } 的方程式
請問這樣是不是這個大模組已經有pipeline的功能了呢?
(也就是說 outputV= { [(inputI+1-2)*3]/4]+5 } 要5個clk後才會出來?)
想法二.
還是說當正緣觸發時
那5個小模組也會 "一起" 被正緣觸發而動作?(i.e.沒有pipeline?)
(也就是說 outputV= { [ [ (inputI+1-2)*3] /4] +5 } 1個正緣觸發就出來了?)
可以請你們幫我澄清一下觀念嗎?
謝謝你們的收看 ╭(╴"╴)╮
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