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討論串[問題] 請問這樣的觀念對嗎(verilog HDL)?
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#3
Re: [問題] 請問這樣的觀念對嗎(verilog HDL)?
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者pierreqq (pierre)時間17年前 (2008/08/28 18:01), 編輯資訊
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舉例說吧，. initial 的時候. inputI = 5;. inputII = x;. inputIII = x;. inputIV = x;. inputV = x;. posedge clk 1,. outputI=inputI+1 ==> outputI=6 ,inputI=5. out
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#2
Re: [問題] 請問這樣的觀念對嗎(verilog HDL)?
推噓2(2推 0噓 3→)留言5則，0人參與, 最新作者sasako (只想把你留在心中)時間17年前 (2008/08/25 21:53), 編輯資訊
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這個嘛！五個output各自獨立作自己的運算，一個正緣後，你會得到五個值.... 說真的，不太想給你正確答案，你應該從書中獲得觀念.... 舉個例子，你自己舉一反三吧.... ....宣告自己想辦法. assign c = a + b ;. assign e = register_1 + d ;.
(還有215個字)
#1
[問題] 請問這樣的觀念對嗎(verilog HDL)?
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者Vampirespit (Vampirespit)時間17年前 (2008/08/25 19:58), 編輯資訊
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假如說我1個大模組. 裡面包了5個正緣觸發的小模組. (也就是說有五個模組各負責其功能 但都是正緣觸發). 意示圖↓. ─────────────────────────────. 大模組( 輸入時脈clk ). {. 小模組1(正緣觸發) outputI=inputI+1. 小模組2(正緣觸發)
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