Re: [問題] FPGA to FPGA問題
※ 引述《kuraki7up (Make Mai Day)》之銘言：
: 我有兩顆FPGA 其中一顆配合CLK_A丟出資料給另一顆
: 另一顆根據收到的CLK_A和DATA要再配合自己的CLK_B丟出DATA,兩個CLK是相同頻率,但
: 各個獨立
: 如圖:
: ┌───┐ ┌────┐
: │ out├─DATA─┤in out├─DATA
: │A out├─CLKA─┤in B out├─CLKB
: └───┘ └────┘
: DATA├D1┼D2┼D3┼D4┼D5┼D6┼D7┼ 每到CLKA負緣 資料變化
: CLKA ╴□╴□╴□╴□╴□╴□╴□η
: DATA 0┼D1┼D2┼D3┼D4┼D5┼D6┼D7 將抓到的資料以對準CLKB排列丟出
: CLKB □╴□╴□╴□╴□╴□╴□╴
: 以Verilog寫法 有何比較好的方式?
: PS:我是先CLKA正緣觸發將資料抓到暫存器
: 再利用CLKB負緣觸發將暫存器資料丟出來
: 可是好像隔一段時間就會傳錯
: 例如資料進來是101010101010規律變化,但我用此方式丟出資料卻是10101011010101
: 謝謝
我想你的CLKA與CLKB不是同步的~只是在頻率規格上頻率相同~
CLKB與CLKA的source 不同~~如來自不同OSC~
2700000.....1 HZ與2700000......2HZ是不同的
自然一段時間會錯個一筆
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