Re: [問題] verilog寫法問題

看板Electronics作者 (微笑待人)時間17年前 (2008/05/06 10:22), 編輯推噓1(1推 0噓 2→)
留言3則, 2人參與, 最新討論串2/2 (看更多)
→
05/06 08:11,
寫入的值經過讀取後會延遲一個clk到下一個clk顯示
05/06 08:11
→
05/06 08:18,
這樣我模擬的波形就不正確了 因此我想請問如何讓他們同步
05/06 08:18
你大概用的是 always @ (posedge clk or negedge n_rst) 這種寫法吧!!! 這樣是合出可以儲存值的DFF 而且這樣的機制是對的 假如 你想寫進去馬上拿來用 換句話說 不用儲存.. 那你應該用 combinational 的寫法 就直接assign囉! 把input = ouput ... -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 220.132.144.169
→
05/06 10:28, , 1F
我是用always @(posedge clk)寫的 而且我必須要用clk去震盪他
05/06 10:28, 1F
→
05/06 10:32, , 2F
嗯...我在想想好了 謝謝大大
05/06 10:32, 2F
推
05/06 13:34, , 3F
有過FF!就會延遲!!魚與熊掌不能兼得!!有沒有例外不知
05/06 13:34, 3F
‣ 更多 sasako 的文章
文章代碼(AID): #187y3aAa (Electronics)
討論串 (同標題文章)
本文引述了以下文章的的內容：
完整討論串 (本文為第 2 之 2 篇)：
排序： 最新先 | 最舊先 | 留言數
在新視窗開啟完整討論串 (共2篇)
‣ 更多 sasako 的文章
文章代碼(AID): #187y3aAa (Electronics)